Abwärtskompatibilität von PCIe

Hallo,

ja, die höheren Versionen sind abwärtskompatibel. Der Bus/Protokoll 
handelt das entsprechend aus, was der langsame Teilnehmer noch schafft.

Gruß,

Das ist mechanisch narrensicher.
Wenn die Karten in den Slot passen, so ist das auch kompatibel.

pcie schrieb:

> Das neue RPI 4 Modul "CM4" hat eine PCIe gen 2 verausgeführt. Ich kenne
> mich mit PCIe garnicht so aus aber kann man PCIe Gen 3.0 am CM4
> verwenden, also ich meine sind aktuelle PCIe devices Abwärtskompatibel?

JEDER PCIe Link startet als Gen1 Link. Per Handshake wird dann auf die 
nächsthöhere Generation geschaltet, solange beide Linkparner das dann 
unterstützen. Sagt einer Stop, ist die Aushandlung zuende. Damit ist die 
Rückwärtskompatibilität gegeben.

Beim Pi wirst Du eher ein Treiberproblem haben. Viele PCIe Devices sind 
nicht beim Kernel dabei. Dazu gibt es noch das BAR-Problem. BAR sind die 
Base Address Registers, d.h. die Register, wo der Kernel den Karten 
Adressräume zuordnet. Der Pi hat standardmäßig einen relativ kleinen 
Adressraum für PCIe-Karten, so dass Du beispielsweise keine 
PCIe-Grafikkarten zum Laufen bekommen wirst, weil die ein 256MB-Fenster 
haben wollen, und das gibts halt beim Pi nicht.

Manche Treiber enthalten auch x86-Spezialitäten, die es auf ARM so nicht 
gibt. Das musst Du dann entsprechend per #ifdef anpassen.

fchk

Vielen Dank für eure Antworten.
Deine Erklärung, fchk war sehr Aufschlussreich. Du sagtest, dass man 
wird ein Treiberproblem bekommen. Wo kann ich mir ansehen, welche 
treiber im Kernel implementiert sind?
Mit geht es vorallem um eine PCIe-PCIe bridge, da ich noch 4 Lanes, für 
4 Devices benötige. Diese sind 3 Mac-Controller (z.b. LAN7430) und eine 
PCIe zu PCI bridge, z.b. der xio2001.

Beide Devices habe ich schonmal gefunden:
https://github.com/raspberrypi

Auf www.kernel.org finde ich keine BCM2711_defconfig :(

Danke sehr fchk,

ich bleibe aber bei dem Cm4. Die Ethernetschnittstellen werden nicht 
vollgebrummt. Außerdem ist der Preis bei RPI4 unschlagbar. Das NVIDIA 
kostet 10x soviel. Und Wärmeentwicklung ist auch ein thema, da ist RPI4 
im Vorteil.

Ich hab ein paar sachen im netz gesucht, Leistungsaufnahme. Ja das 
NVIDIA ist schon sehr sehr schnell aber es braucht auch 15W und das ist 
für meien Anwendung schon zuviel :)
Das RPI4 brauchte dagegen bei volllast 7W. Um welchen faktor das NVIDIA 
bestimmte sachen schneller rechnet, dazu kannn ich nichts sagen.

Vermeintlich Wissender schrieb:
> Der Bus/Protokoll
> handelt das entsprechend aus, was der langsame Teilnehmer noch schafft.

Das klingt ein wenig so, als wäre PCIe noch ein paralleler Bus zu allen 
Geräten. Dem ist allerdings nicht so. PCIe sind Point-to-Point 
Verbindungen zwischen zwei Geräten. Dieser Link kann dementsprechend auf 
den kleinsten gemiensamen Nenner der beiden Endstellen gebracht werden.

Das hat zur Folge, dass auch eine langsame PCIe Karte mit Gen 1 nicht 
das komplette PCIe System lahmlegt.

(Die Aussage PCIe Bus kommt hauptsächlich aus der Software-Ecke, da es 
die Leute tatsächlich geschafft haben, trotz der massiven Hardware- und 
Topologieänderungen von PCI zu PCIe die Softwareabstraktion nahezu 
identisch zu halten)

Wieviel Geräte lassen sich an einer einzelnen Lane anschliesen, wenn man 
ständig mit PCIe-switches erweitert? Da gibt es doch sicherlich eine 
begrenzung.

> PS: Die offiziellen PCIe Standards solltest Du gelesen haben. Und beim
> Leiterplattenentwurf sollten Dir Sachen wie Impedanzkontrolle, Length
> Matching (auf 0.15mm innerhalb einer Differential Pairs) und die
> üblichen Layout-Regeln bekannt sein.

- Skew kleinhalten bei Leiterpaaren
- diffs bei PCIe >= Gen. 2 auf 85 Ohm routen.
- single ended Signale bei PCIe >= gen. 2 auf 50 Ohm routen.
- bei Switch:
    -> Clock auftrennen und mit Clock-expander verteilen
    -> Längenmatching für jedes Lane. (schön gedenglischt)
    -> Platz zwischen zwei Diff´s >= 2*w+s
    -> AC-Coupling in alle Transmit diffs?
        -> hab das an einem Beispiel vom LAN7430 gesehen, ich mutmaße 
das jedes Transmit paar AC-mäßig entkoppelt wird. Auch das Transmit 
zwischen Prozessor/PCIe host und PCIe switch?
    -> müssen die Diff-Signal terminiert werden?
       -> wieso befinden sich bei diesem Beispiel (siehe link unten) die 
CAP´s im RX?



https://blog.mbedded.ninja/electronics/communication-protocols/pci-express-pcie/pcie-hardware-design-guide/pcie-edge-connector-schematic-symbol-and-example-design.png

Hallo,

Wenn ich einen switch verwende, dann muss der CLK durch nen Buffer wie 
z.b. den Si53156 aufgetrennt werden. Stimmt die grundsätzliche Struktur, 
wie ich sie auf der Abbildung zeige?

Wie lang muss die Clockleitung zwischen Host und Switch sein? Ich 
mutmaße das die Strecken L_CLK0a + L_CLK0b == L_{Rx, Tx} sein müssen.

Wie funktioniert das negotiation? Mal angenommen der Host gang Gen2, der 
switch könnte Gen3 und drei devices an dem switch könnten Gen1, Gen2 und 
Gen3. In diesem Fall würde die Kommunikation (mit dem Si53156) nur mit 
Gen2 funktionieren, also das Device 1 dürfte nicht funktionieren können, 
da es den höheren Takt nicht kann. Für so einen Fall bräuchte ich dann 
ein Buffer mit PLL, der die Clocks anpasst, muss ich das dann händisch 
per I2C machen oder kann das z.b. der P16C20800S übernehmen?

Bei meinem Projekt wird es aber so sein, dass ich einen Gen2 Host habe 
und einen Gen2 Switch verwende. Die devices sind Gen4 oder Gen5. In 
diesem Fall dürfte einer "dummer" Clockbuffer  wie der Si53156 
ausreichen.

Danke sehr fchk,

noch zwei Fragen: Wozu wird der refclock benötigt? Alle devices haben 
eine eigene Taktquelle, außerdem ist der Takt in tx und rx mit 
eingebettet.

Ich lese in den Artikel immer wieder, das man sogar die polarität 
vertauschen und lanes vertauschen kann. Aber ich bin mir nicht sicher ob 
das eine besonderheit von Gen4 doer höher ist oder ob das PCIe schon 
immer konnte.

Hallo,
ich dachte mir, ich nutze diesen Thread weiter. Ich beschäfftige mich 
gerade mit dem PI7C9X2G404EL. Im Datenblatt wird leider nicht geklärt 
wohin IREF mit einem 475 Ohm Widerständ verbunden werden soll.

Frank K. schrieb:
> alle differentiellen Signale sind immer Punkt-zu-Punkt Verbindungen

CAN, RS485, RS422 ...
PTP und differentielle Übertragung sind zwei paar Schuhe.