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#179752
Verständnisfrage: Wenn ich für einen MSP430F169 einen 7,7328MHz Quarz als MCLK verwende und diesen auch direkt als SMCLK nutze, müsste ich doch für eine Baudrate von 9600 einen dezimalen Divisor von 768 einstellen, oder? UBR00 und UBR10 sind nur 8 Bit weit, demnach könnte ich dann als "langsamste" Baudrate lediglich 38400 (entsprechend einem Divisor von 192)setzen? Um Abhilfe für niedrigere Baudraten zu schaffen, müsste ich dementsprechend meine SMCLK nochmals herunterteilen (z.B. durch 4 oder 8). Liege ich damit richtig?