schieberegister

Hallo Gastn,

hm, zuerst einmal frage ich mich was da funktioniert, das was Du machen 
willst, oder das was Du geschrieben hast und dann die zweite Frage:
In Hardware oder in der Simulation?

Hintergrund:

Du beschreibst einen Prozess mit einem Asynchronen Reset ( IF vor 
rising_edge), das Resetsignal taucht aber in der Sensitivity Liste nicht 
auf.
In der Simulation würdest Du jetzt ein unerwartetes Verhalten haben:
Sprich der Reset würde nun nur bei steigender oder fallender Flanke 
etwas bewirken... dieses Verhalten ist in der Hardware NICHT möglich.
Beim flüchtigen Blick über die Simulation fällt Dir das womöglich nicht 
einmal auf... ( ist in dem Fall wahrscheinlich zu verschmerzen, sollte 
aber deinen Blick schärfen...)
In der Hardwarsesynthese der Herstellertools ( Xilinx, Altera ) wird das 
fehlende Signal stillschweigend der Sensitivityliste zugefügt und das 
Design läuft in der Hardware wie von Dir gewünscht ( nicht beschrieben 
)...

Nun zu deiner eigentlichen Frage, Du kannst das generisch beschreiben:

...rising_edge(Clock) THEN
Register <= Register(Register'high-1 DOWNTO 0) & mEnable;
END IF;

beschreibt das gleiche und du kannst mit einer einfachen Änderung des 
Vectors die Tiefe des Schieberegister ändern.

Gruß

Andreas

Herzlichen dank an euch beiden!
stimmt...dann schreibe ich das so:

signal mEnable    : STD_LOGIC;
signal Register  : STD_LOGIC_VECTOR (7 downto 0);

Schiebe_PR: process(PWFail , CLOCK, mCounter)
  begin
    if (PWFail = '1') then
       S_Register(0) <= '0';
    elsif rising_edge(CLOCK) then
       Register(0)  <= mEnable;
       for i in 0 to 6 loop
          Register(i+1)  <= Register(i);
       end loop;
    end if;
end process Schiebe_PR;

...

Sorry hatte vorhin einen Halbsatz vergessen:

In der Simulation würdest Du jetzt ein unerwartetes Verhalten haben:
Sprich der Reset würde nun nur bei steigender oder fallender Flanke von 
"CLOCK"
etwas bewirken... dieses Verhalten ist in der Hardware NICHT möglich.

Herzlichen dank an alle!

eine letzte sache interessiert mich noch.
Wie gross darf den ein Register max. sein?

mit dem schieberegister komme ich nicht weiter.

Ich wollte mit dem schieberegister das Signal mEnable verzögern.
Aber ich brauche eine verzögerung von 316ms und das bei bei einem Takt 
von 33MHZ.
Wie kann ich das am besten umsetzen?
Wait anweisung kann ich ja nicht benutzen, weil diese nur für sim. 
zwecke da ist und nicht zum synte.
Grüsse

Hallo Lother,

der war trotzdem gut..loll

>wieviele Wechsel kann das Enable-Signal während der Delay-Zeit haben?

das signal wird einmal über ein zähler auf einsgesetzt und dann gehält 
er auch sein zustand.
Und ab genau hier brauche ich 320"ms" pause.

>Muß die Verzögerung genau 316ms sein, oder darf das ein wenig Jittern?

ja, das darf der

>Zeichne doch mal ein Timing Diagramm mit Toleranzen...
versuche was aufzunehmen.

Grüsse

Hallo Lothar,

Ch 2 ist Enable signal was ich um min 72ms(sorry es sind keine 
320ms...hatte mich verguckt) verzögern muss.
Der hintergrund dafür ist, dass Ch4 erst nach später auf 
3,3V(Versorgung)
ist.

>Fehlt da irgendwo ein Pullup?
nein... .

Ch 2 ist eine 3,3V versorgung für den Display.
Die spannung wird über ein transistor geschaltet.
Der display erkennt die unsaubere Versorgung und schaltet ab.
Deswegen muss ich  jetzt eine verzögerung einbauen, was erst nach den 
70ms den enable setzt.