Gast
#1939597
Wir müssen ein VHDL-Design, das derzeit in einer hausinternen Plattform mit einem Spartan 3E läuft auf eine andere portieren, die einen Virtex 4 anbietet. Einige Ports laufen im S3E-Design auf einer High-Speed-Verbindung mit LVTTL-Pegel, (bzw. wären angeblich auch mit LVCMOS33 zu betreiben.) Nun gibt es ein IO-Bank-Problem, d.h. einige Ausgänge lassen sich nicht auf LVTTL einstellen, wohl weil der Rest auch nicht so eingestellt ist. Da wir an dem Pinning nichts ändern können, weil die Plattform vorliegt, haben wir den Rest auch verstellt. Es sind Eingänge von Schaltern, was also kein Problem darstellen sollte. Nun kommt die Fehlermeldung: ERROR:Place:864 - Incompatible IOB's are locked to the same bank 9 ERROR:Place:864 - Incompatible IOB's are locked to the same bank 9 Conflicting IO Standards are: IO Standard 1: Name = LVTTL, VREF = NR, VCCO = 3.30, TERM = NONE, DIR = OUTPUT, DRIVE_STR = NR List of locked IOB's: IO<4> IO<5> IO<6> IO<7> IO<8> ERROR:Pack:1654 - The timing-driven placement phase encountered an error. Dies sind genau die 5 Ausgänge. Alle anderen Nummern dieses Vektors sind Eingänge. Als wir noch keine Eingänge mit dem LVTTL tag versehen hatten, kam er mit derselben Meldung hoch, listete aber die Eingänge und zeigte statt der 3.30 die 2.50V als VCCO. Wie habe ich das zu interpretieren? Woher zieht er sich die 2,5 oder 3,3? Ich denke, das ist der Baustein-Default, nehme ich an. Was könnte man noch verstellen?