Hi,
ich habe hier ein Board, welches einen kapitalen Fehler hat, der nur in
der fertigen Platine auftaucht, nicht aber im Schaltplan.
Dabei sieht es so aus, dass die Platine einen Kurzschluss zwischen drei
Spannungsschienen +12V, -12V und +5V hat - was für die 5V-Elektronik
natürlich tödlich ist.
Im Schaltplan ist der Fehler nicht zu finden, da sind alle drei sauber
getrennt. Also muss im Layout was schief gegangen sein.
Wie kann ich sowas am besten finden? Gibt es in EAGLE irgend einen
Suchmechanismus, der Schaltplan und Board noch mal aufeinander abgleicht
ohne alles neu zu Routen?
Kleiner Nachtrag: ich bin mir auch nicht sicher, ob der Entwickler
dieses Boards mich nicht beschi**** hat und absichtlich einen Fehler im
Board eingebaut hat, damit ich die fertigen Boards weiterhin teuer bei
ihm beziehe (er hat bereits Boards mit angeblich genau diesen
EAGLE-Daten gefertigt und hatte das Problem dabei nicht).
Danke!
PS: Der PCB-Fertiger hat definitiv keinen Mist gebaut, zwei komplett
unterschiedliche Fertiger produzieren mit diesen EAGLE-Daten genau den
gleichen Fehler
erc (electrical rule check) auf Schaltplan- und drc (design rule check)
auf Platinenseite sind dein Freunde.
Alternativ die Netze hervorheben (mit "show") und schauen, wo etwas
verdächtig erscheint.
Hast Du eine unbestückte Platine vorliegen?
Wieviele Ebenen (Lagen) hast Du?
Auf wie vielen davon ist geroutet?
Welche Daten hast Du vorliegen (nur PDFs und Gerber, komplettes
Eagle-Projekt)
Kannst Du optisch leere bisherige und neue vergleichn?
Achim S. schrieb:> Hast Du eine unbestückte Platine vorliegen?
Ja
> Wieviele Ebenen (Lagen) hast Du?
4
> Auf wie vielen davon ist geroutet?
Auf allen vier
> Welche Daten hast Du vorliegen (nur PDFs und Gerber, komplettes> Eagle-Projekt)
Ich habe das komplette EAGLe-Projekt
> Kannst Du optisch leere bisherige und neue vergleichn?
Verstehe ich nicht, ich habe nur ein Layout und ein Board...
Vashta Nerada schrieb:> Verstehe ich nicht, ich habe nur ein Layout und ein Board...
Hast Du eine alte (korrekte) Platine unbestückt und eine neue
(fehlerhafte)? Sehen die gleich aus? (Gleiche Leiterbahnbreite,
Bohrdurchmesser, Durchmesser der Kupferringe, Lage gespiegelt, ...
Aus was hast Du die Platinendaten erzeugt? Bzw. wer? Also was hast Du
weggeschickt, Gerberdaten? Manchmal werden die noch per Hand
"korrigiert" und das dann "vergessen".
Nur um Sicher zu gehen: Mit einem Multimeter misst Du auf der nackten
Platine 0Ohm zwischen einem 12V+ Pad und einem 5V-Pad?
@Vashta Nerada (Gast)
>ich habe hier ein Board, welches einen kapitalen Fehler hat, der nur in>der fertigen Platine auftaucht, nicht aber im Schaltplan.
Das haben einiges Fehler so an sich ;-)
>Dabei sieht es so aus, dass die Platine einen Kurzschluss zwischen drei>Spannungsschienen +12V, -12V und +5V hat - was für die 5V-Elektronik>natürlich tödlich ist.
Hmm.
>Im Schaltplan ist der Fehler nicht zu finden, da sind alle drei sauber>getrennt. Also muss im Layout was schief gegangen sein.
Kann sein, sollte aber nicht. Ich tippe eher auf einen Lötfehler, da
kann schon mal ein Kurzschluss passieren. Lötklecks, falscher Widerstand
bestückt (10 Ohm anstatt 10kOhm etc.).
>Wie kann ich sowas am besten finden? Gibt es in EAGLE irgend einen>Suchmechanismus, der Schaltplan und Board noch mal aufeinander abgleicht>ohne alles neu zu Routen?
Ja, nennt sich ERC und DRC, jeweils in der Menuleiste unten. Einfach
anclicken und lesen.
>Kleiner Nachtrag: ich bin mir auch nicht sicher, ob der Entwickler>dieses Boards mich nicht beschi**** hat und absichtlich einen Fehler im>Board eingebaut hat, damit ich die fertigen Boards weiterhin teuer bei>ihm beziehe (er hat bereits Boards mit angeblich genau diesen>EAGLE-Daten gefertigt und hatte das Problem dabei nicht).
Schöne Verschwörungstheorie ;-)
>PS: Der PCB-Fertiger hat definitiv keinen Mist gebaut, zwei komplett>unterschiedliche Fertiger produzieren mit diesen EAGLE-Daten genau den>gleichen Fehler
Hmm. Dann ist er wenigstens reproduzierbar. Das erleichtert die
Fehlersuche.
Siehe auch
https://www.mikrocontroller.net/articles/Fehlersuche#Kurzschl.C3.BCsse_finden
Falk B. schrieb:> Schöne Verschwörungstheorie ;-)
Habe ich auch schon gemacht -nachdem ich 2 Monatsgehälter eingebüßt
hatte und dann fristlos gegangen bin. Eine kleine WIRE zwischen 2 NETs
wirkt Wunder. Alle hatten ihren Spaß.
Ralf
Ralf schrieb:> Habe ich auch schon gemacht -nachdem ich 2 Monatsgehälter eingebüßt> hatte und dann fristlos gegangen bin. Eine kleine WIRE zwischen 2 NETs> wirkt Wunder. Alle hatten ihren Spaß.
Dunkel wars, der Mond schien fahl,
da stieg ein Mann aus dem Kanal.
Zur Liebsten lenkt er seinen Schritt
und führt nen Eimer Scheißdreck mit.
Der Liebsten, die ihn hat betrogen,
schüttet er in hohem Bogen
den Scheißdreck auf das Bett hernieder
und draußen blüht der weiße Flieder.
Frohen Mutes zieht er weiter…
Ja, so rächt sich ein Kanalarbeiter!
Ganz schlechter Stil das.
Underground schrieb:> Ralf schrieb:>> Habe ich auch schon gemacht -nachdem ich 2 Monatsgehälter eingebüßt>> hatte und dann fristlos gegangen bin. Eine kleine WIRE zwischen 2 NETs>> wirkt Wunder. Alle hatten ihren Spaß.>> Dunkel wars, der Mond schien fahl,> da stieg ein Mann aus dem Kanal.> Zur Liebsten lenkt er seinen Schritt> und führt nen Eimer Scheißdreck mit.> Der Liebsten, die ihn hat betrogen,> schüttet er in hohem Bogen> den Scheißdreck auf das Bett hernieder> und draußen blüht der weiße Flieder.> Frohen Mutes zieht er weiter…> Ja, so rächt sich ein Kanalarbeiter!>> Ganz schlechter Stil das.
@Underground
Du magst recht haben, der Stil mag schlecht sein.
Ich möchte aber nicht wissen wie viele Leute,
die mit einer inneren Kündigung leben,
solchen Fantasien nachgehen.
Bedenke aber, dass es eventuell sein könnte,
dass Leute die sowas provozieren auch einen SCHLECHTEN STIL haben.
Jaaa, Prinzip der Blutrache:
hast Du meinen Opa gefressen, fress ich Deinen...
Problem:
Solche Spezialisten machen die Zusammenarbeit mit gebrannten Kunden
nicht leichter. Das geht soweit, dass sie sich Vertragszusätze wünschen,
die man als Dienstleister nicht mehr unterschreiben kann.
Ungelogen - genau heute habe ich einem Kunden, der genau so eine
Vorgeschichte hat, abgesagt. Weil ich nicht für eine
Schaltungsentwicklung mit minimalem Innovationsgrad vor Vetragsschluss
zum Anwalt gehen möchte.
Aber wie auch immer - falls sich der TO anmeldet, bzw. anderweitige
Kontaktinfo angibt, verspreche ich ihm ein Angebot zum Layoutreview.
Vashta Nerada schrieb:> Wie kann ich sowas am besten finden?
Nimm eine Autobatterie und klemme die an der leeren Platine zwischen die
fraglichen Spannungen. Du siehst dann recht schnell, wo die Lagen
verbunden sind. Funktioniert tatsächlich, selber schon mit Erfolg
gemacht...
@Lothar Miller (lkmiller) (Moderator) Benutzerseite
>Nimm eine Autobatterie und klemme die an der leeren Platine zwischen die>fraglichen Spannungen. Du siehst dann recht schnell, wo die Lagen>verbunden sind. Funktioniert tatsächlich, selber schon mit Erfolg>gemacht...
Aber nur dann, wenn die Verbindung das schwächste Glied in der Kette
ist. Dazu muss man erstmal den Strom sehr niederohmig in die Flächen
einspeisen.
https://www.mikrocontroller.net/articles/Fehlersuche#Kurzschl.C3.BCsse_finden
Lothar M. schrieb:> Du siehst dann recht schnell, wo die Lagen> verbunden sind. Funktioniert tatsächlich, selber schon mit Erfolg> gemacht...
Weniger rabiat geht es mit einem akustischen Milliohmmeter. Das habe ich
mit einem OPV und WIMRE Attiny85 dahinter gebaut. Je näher man der
ungewollten Verbindung kommt, desto höher wird die Frequenz.
Ralf
Vashta Nerada schrieb:> Dabei sieht es so aus, dass die Platine einen Kurzschluss zwischen drei> Spannungsschienen +12V, -12V und +5V hat - was für die 5V-Elektronik> natürlich tödlich ist.> Wie kann ich sowas am besten finden?
Nimm ein mOhm-Meter mit Kelvin-Anschluss und miss nach, wo die
Verbindung ist. Die Methode des kleinen Mannes ist es, einen für die
Leiterbahnstärke noch tolerierbaren Strom zwischen den
Versorgangsanschlüssen (z.B. +12V nach +5V) durch den Strompfad fließen
zu lassen und mit einem mV-Meter den Spannungsabfall über der Leiterbahn
zu messen, indem du dich mit der einen Prüfspitze auf +12V und mit der
anderen auf +5V bewegst. Da wo der Spannungsabfall minimal ist, kann der
Kurzschluss nicht weit sein.
Ohne Kenntnis deines Layouts wirst du hier schwerlich konkrete Tips auf
verdächtige Stellen bekommen können.
Achim S. schrieb:> Hast Du eine alte (korrekte) Platine unbestückt und eine neue> (fehlerhafte)? Sehen die gleich aus? (Gleiche Leiterbahnbreite,> Bohrdurchmesser, Durchmesser der Kupferringe, Lage gespiegelt, ...
Leider nein, die funktionierenden Bestückten sind alle schon weg.
> Aus was hast Du die Platinendaten erzeugt? Bzw. wer? Also was hast Du> weggeschickt, Gerberdaten? Manchmal werden die noch per Hand> "korrigiert" und das dann "vergessen".
Sowohl der Fertiger als auch der PCB-Hersteller, bei dem ich probeweise
noch mal ein Board bestellt hab (um zu sehen, ob der Fertiger Mist
gebaut hat), haben die EAGLE-Dateien verwendet.
> Nur um Sicher zu gehen: Mit einem Multimeter misst Du auf der nackten> Platine 0Ohm zwischen einem 12V+ Pad und einem 5V-Pad?
Ja genau, 0 Ohm zwischen +12V, -12V und +5V. Wenn ich Spannung an +12V
und GND lege, raucht mir das Board ab - und zwar nachvollziehbar weil
der 5V-Teil die 12 V abbekommen hat.
Max G. schrieb:> drc (design rule check)> auf Platinenseite sind dein Freunde.
Meine erste Wette: Der ergibt nichts.
Meine zweite Wette: Der TO hat die DRs nicht mit denen der Fertiger
abgeglichen und hat jetzt irgendwelche Vias, die einen Kurzschluss zu
einer zu nahe liegenden Leiterbahn bilden.
Lothar M. schrieb:> Vashta Nerada schrieb:>> Wie kann ich sowas am besten finden?> Nimm eine Autobatterie und klemme die an der leeren Platine zwischen die> fraglichen Spannungen. Du siehst dann recht schnell, wo die Lagen> verbunden sind. Funktioniert tatsächlich, selber schon mit Erfolg> gemacht...
Irgendwie versteh ich den ganzen Aufwand nicht.
Wenn im SB Powerlanes verbunden sind werden die im ERC gefunden.
Wenn im Layout Powerlanes verbunden sind werden die im DRC gefunden.
oder hab ich was überlesen?
Martin S. schrieb:> Meine erste Wette: Der ergibt nichts.
Mir fällt keine sinnvolle Möglichkeit ein, wie in Eagle zwei Netze
unterschiedlichen Namens verbunden werden können, ohne dass der DRC
meckert. Und zu nah beieinander liegende Vias sollte der DRC auch
finden.
Max
Max G. schrieb:> Martin S. schrieb:>> Meine erste Wette: Der ergibt nichts.>> Mir fällt keine sinnvolle Möglichkeit ein, wie in Eagle zwei Netze> unterschiedlichen Namens verbunden werden können, ohne dass der DRC> meckert. Und zu nah beieinander liegende Vias sollte der DRC auch> finden.
Leiterbahn zu nah am Via, Eagle zu optimistische spacings/clearance im
drc und ein Fertiger, der die Vias größer macht -> zack, im Eimer.
Wolfgang schrieb:> Die Methode des kleinen Mannes ist es, einen für die> Leiterbahnstärke noch tolerierbaren Strom zwischen den> Versorgangsanschlüssen (z.B. +12V nach +5V) durch den Strompfad fließen> zu lassen und mit einem mV-Meter den Spannungsabfall über der Leiterbahn> zu messen,
Wieso 'Methode des kleinen Mannes'?
Auf diese Art habe ich schon mehrfach Kurzschlüsse gefunden - einmal war
immer der selbe Decoupling-Kerko durch ein fehlerhaftes Handling des
Bestückers gebrochen und hatte einen Schluss hergestellt. Das hatte ich
in kurzer Zeit mit der Methode lokalisiert. Nach Austausch war des Board
i.O.
Vashta Nerada schrieb:> Dabei sieht es so aus, dass die Platine einen Kurzschluss zwischen drei> Spannungsschienen +12V, -12V und +5V hat
Bist du sicher, dass der Schluss auf der Platine ist?
Wenn du die Rohdaten hast, dann gibt es den DRC und du wirst die Stelle
finden. Selbst nur mit dem Layout: so viele Stellen wird es nicht geben,
an denen die drei Spannungen am selben Ort vorhanden sind.
Wenn der LP-Hersteller einfache Tests macht, dann findet er das bereits
vor der Auslieferung.
Hast du keine unbestückte Platine zur Hand? Wenn ja, ist es da auch so?
Könnte es nicht sein, dass der Bestücker ein BE verkehrt herum
aufgelötet hat, an das alle drei Spannungen gehen?
Vashta Nerada schrieb:> Ja genau, 0 Ohm zwischen +12V, -12V und +5V. Wenn ich Spannung an +12V> und GND lege, raucht mir das Board ab - und zwar nachvollziehbar weil> der 5V-Teil die 12 V abbekommen hat.
Dann lege halt maximal 5V an. Eigentlich reicht 1V mit 1...3A
Strombegrenzung, wenn du so, wie Wolfgang es beschrieben hast, dann mit
einem Spannungsmesser die Stelle der kleinsten Spannung suchst.
Schlimmstenfalls musst du eben ein Board opfern. Momentan sind ja alle
unbrauchbar ...
Öha, Power Planes durchverbunden. Beliebter Fehler mit diesem Fehlerbild
sind DK-Bohrungen ohne Clearance. Aber auch NDK kann sowas verursachen,
du dast dann einen Span zwischen den Netzen hängen.
Gerberdaten erzeugen, im Gerberviewer anschauen. der Gerbview aus dem
GEDA-Projekt genügt für den Anfang.
Lothar M. schrieb:> Nimm eine Autobatterie und klemme die an der leeren Platine zwischen die> fraglichen Spannungen. Du siehst dann recht schnell, wo die Lagen> verbunden sind. Funktioniert tatsächlich, selber schon mit Erfolg> gemacht...
Wahrscheinlich hat der Miller hornhautüberzogene Wurschtelfinger,
da braucht es halt solche Brutalmethoden um mit den verkümmerten
Wärmesensoren in den Fingerspitzen die Platine abtasten zu können ;-)?
Also ich hatte mal den gleichen Fall.
Bei mir kam ein strombegrenztes Netzteil zum Einsatz.
Ich hatte aber eine nette Assistentin die mir zu 'Hand' ging.?
Ich konnte sie, nach viel Zureden, dazu bewegen über die bestromte
Platine
zu streicheln - das hat perfekt funktioniert.?
Zielsicher, wie heute auf einen Tuchscreen, hatte sie
mit den Zeigefinger die Stelle markiert.
Tja das Delegieren von Arbeit will halt gelernt sein ;-)?
Gu. F. schrieb:> Wenn im SB Powerlanes verbunden sind werden die im ERC gefunden.> Wenn im Layout Powerlanes verbunden sind werden die im DRC gefunden.
Nein, die finden beide nichts. Es kommt zwar eine ganze Latte Meldungen,
aber keine davon hat irgendwas mit diesen drei Signalen zu tun.
Meine aktuelle Vermutung: da die +12V und -12V ein paar höhere Ströme
vertragen können müssen, hat der Entwickler die Verbindungen selber von
Hand in Form von Leiterbahn-Polygonen eingezeichnet. Dabei kommen sich +
und - wirklich SEHR nahe - und +5V ist an der Stelle auch noch als
boardübergreifendes Polygon im Spiel.
Ich wüßte jetzt nur gerne, wie ich überprüfen kann, ob es das wirklich
war ohne dass ich noch mal 100 Euro in ein Prototypenborard
investiere...
TO:
Nachdem Du hier gebotene Hilfe zur Selbsthilfe nicht zielführend
umsetzen kannst, empfehle ich Dir weiterhin einen Profi draufschauen zu
lassen.
Dabei hast Du ideale Ausgangsvoraussetzungen für eine Fehlersuche:
Die BRD-Datei kann mittels DRC überprüft werden. Bei korrekten
Einstellungen, KANN sich kein Kurzschluss verstecken. Das ist die Basis
eines jeden Layoutsystems.
Vorschlag: Du lässt jemanden unverbindlich draufschauen und sagst
gleichzeitig, was Dir eine Lösung wert ist.
Ansonsten bleibt Dir noch die Möglichkeit, BRD/SCH hier hochzuladen -
dann haben aber alle ihren Spass mit dem Projekt. ;)
Einfach mal im Eagle Lage für Lage die Polygone kontrollieren.
Ich würde wetten, dass die Ranks nicht korrekt eingestellt sind und sich
irgendwo zwei Polygone überlappen. In meiner etwas betagten
Eagle-Version meckert der DRC da fälschlicherweise nicht.
Der ursprüngliche Entwickler oder dessen LP-Hersteller hatte das
wahrscheinlich im Gerber korrigiert und nicht in das Eagle-Layout
übernommen.
Mein Gott was für ein Rumgeeiere vom TO!
Poste wenigstens die DRC Warnungen und Fehler!
Sind da welche dabei die "Clearance (polygons with same rank)" lauten?
Wenn ja, dann schau Dir diese Stellen an, wenn Du hier schon keine Daten
hochladen willst.
Seit 2 Tagen wird diskutiert und ich hab noch nicht eine zitierte
Fehlermeldung, geschweige denn ein Bild von kritischen Stellen gesehen.
Vielleicht glaubst Du (TO) ja, ein Kurzschluss kann wegdiskutiert
werden. Meine Erfahrung zeigt aber, dass das in den seltensten Fällen
funktioniert.
Butter bei die Fische!
Werner
Vashta Nerada schrieb:> Ja genau, 0 Ohm zwischen +12V, -12V und +5V. Wenn ich Spannung an +12V> und GND lege, raucht mir das Board ab - und zwar nachvollziehbar weil> der 5V-Teil die 12 V abbekommen hat.
Der TO hat überhaupt noch garnicht angefangen, den Fehler auf dem
leeren Board zu suchen.
Vashta Nerada schrieb:> Nein, die finden beide nichts. Es kommt zwar eine ganze Latte Meldungen,> aber keine davon hat irgendwas mit diesen drei Signalen zu tun.
Es kann aber durchaus sein, dass die DRC-Parameter nicht mit denen des
LP-Herstellers über einstimmen, soll heißen: die Abstände sind kleiner
spezifiziert als der Hersteller sie einhalten kann.
Also: Spezifikationen des Herstellers nehmen, DRC entsprechend
einstellen und schauen, ob es immer noch fehlerfrei ist.
Gu. F. schrieb:>> Dabei kommen sich +>> und - wirklich SEHR nahe>> Und genau da schlägt der DRC zu.
Wenn man es richtig macht, d.h. es nicht gefunden werden soll, dann
schlägt NICHTS zu.
Ralf schrieb:> Wenn man es richtig macht, d.h. es nicht gefunden werden soll, dann> schlägt NICHTS zu.
Dann passt der DRC aber nicht zu den Design Rules des Fertigers. (Wofür
er eigentlich gedacht ist). Man kann fast überall eine Software dazu
bringen, keine Fehler anzuzeigen. Aber was dann rauskommt, sieht man
beim TO.
Ralf schrieb:> Gu. F. schrieb:>>> Dabei kommen sich +>>> und - wirklich SEHR nahe>>>> Und genau da schlägt der DRC zu.>> Wenn man es richtig macht, d.h. es nicht gefunden werden soll, dann> schlägt NICHTS zu.
Ich benutze in solchen Fällen gerne den PCB Visualizer(R) von
eurocircuits.de - einfach Platine hochladen und Angebot erstellen lassen
(erfolgt automagisch). Wenn es Probleme mit Abständen etc. gibt, kann
man die sich direkt anzeigen lassen - deren DRC berücksichtigt dann
nämlich die korrekten Parameter.
Beim brute force freibrennen des Kurzschlusses kann man aber auch eine
DuKo erwischen, und das macht dann gar keinen Spass mehr. Aber mit einem
moderaten Strom müsste man mit einer Wärmebildkamera etwas sehen können.
Wenn er hinter einer Versorgungsplane sitzt natürlich etwas unschärfer.
Ich würde drei Sachen bemühen:
1. Netz highlighting. Ein einfacher Klick auf eines der
kurzgeschlossenen Netze und der Durchblick wird geschärft.
2. Die Design Rules betrachten. Von Dir kommt meist nur die Anzahl an
Lagen. Die Grenzwerte gibt der Hersteller der Platine vor oder Dein
Portemonnaie.
3. DRC. Wenn Leiterbahnen die Vorgaben verletzen. Hauptsächlich Abstände
und Restposten.
Johannes S. schrieb:> Beim brute force freibrennen des Kurzschlusses kann man aber auch eine> DuKo erwischen, und das macht dann gar keinen Spass mehr.
Trifft sich gut: bei mir wars eine Duko zum Zusammenführen von
Massepotentialen, die "nach Absprache mit dem Entwickler" hinterher
manuell in die Gerberdaten eingefügt worden war. Die war also nirgends
auf dem Layout und den Leiterplattendaten zu erkennen, weil sie dort gar
nicht war.
Sicher hätte man auch eine einstellbare Stromquelle und eine
Wärmebildkamera nehmen können, wenn dmals(tm) eine Wärmebildkamera so
leicht zur Hand gewesen wäre. Und deshalb war es den brachialen, aber
letztlich erfolgreichen Versuch mit der Autobatterie wert. Damit war die
Duko ganz einfach zu sehen. Und sogar die Kollegen zeigten Interesse ob
der olfaktorischen Reize auf dem Gang... ;-)
Gu. F. schrieb:> Wenn im Layout Powerlanes verbunden sind werden die im DRC gefunden.> oder hab ich was überlesen?
Du glaubst nicht, was Platinenfertiger alles falsch machen können. Ich
hatte mal ein Design, da liefen die Prototypen auf Anhieb. Danach die
E-Serie mit 1000 Stück bestellt und bestückt und, oha, satter
Kurzschluss in einer Innenlage. die wurde beim Ätzen schlicht
"vergessen".
Allerdings bekommt das 1 Platinenhersteller genau 1 mal hin. Das schafft
er selber und erst recht nicht ein Anderer auf die selbe Art. Insofern
fällt diese Fehlermöglichkeit hier flach.
Denn Vashta Nerada schrieb:> zwei komplett unterschiedliche Fertiger produzieren mit diesen> EAGLE-Daten genau den gleichen Fehler
Aber ich finde auch, dass mit vorliegenden und lesbaren Platinendaten
eine potentielle Verbindung leicht zu finden sein sollte. Und vorher
würde auch ich erst mal eine unbestückte Platine auf Kurzschluss
zwischen den Spanungen messen.
@ Lothar Miller (lkmiller) (Moderator) Benutzerseite
>Trifft sich gut: bei mir wars eine Duko zum Zusammenführen von>Massepotentialen, die "nach Absprache mit dem Entwickler" hinterher>manuell in die Gerberdaten eingefügt worden war.
AUA!!! Wie kann man denn nur so einen Murks veranstalten?!?
Jim M. schrieb:> Ich benutze in solchen Fällen gerne den PCB Visualizer(R) von> eurocircuits.de - einfach Platine hochladen und Angebot erstellen lassen> (erfolgt automagisch). Wenn es Probleme mit Abständen etc. gibt, kann> man die sich direkt anzeigen lassen - deren DRC berücksichtigt dann> nämlich die korrekten Parameter.
DAS ist ein echt heißer Tipp! Damit habe ich es letztendlich gefunden,
meine +5V-Lage hat aus irgend einem Grund die +12V und -12V Polygone
komplett überlappt...
Es geht auch ohne "PCB Visualizer".
Selbst Eagle (wahrscheinlich auch alle anderen) zeigt die bösen Buben
bei einem Design Rule Check an. Mit Grafik und allem Drum und Dran. Wer
gerne experimentiert kann ja vorher mit den Isolationsabständen
herumspielen.
Amateur schrieb:> Selbst Eagle (wahrscheinlich auch alle anderen) zeigt die bösen Buben> bei einem Design Rule Check an.
Aber nur wenn die Design Rules mit den Daten vom Fertiger
übereinstimmen. Wenn sie nicht stimmen, erlebst du dein blaues Wunder,
so wie der TO...
Das Thema DRC wurde weiter oben schon ausführlich diskutiert.
Vashta Nerada schrieb:> DAS ist ein echt heißer Tipp! Damit habe ich es letztendlich gefunden,> meine +5V-Lage hat aus irgend einem Grund die +12V und -12V Polygone> komplett überlappt...
...und wie hat dein bisheriger Lieferant diese Platinen fehlerfrei
hinbekommen?
Richard B. schrieb:> Vashta Nerada schrieb:>> DAS ist ein echt heißer Tipp! Damit habe ich es letztendlich gefunden,>> meine +5V-Lage hat aus irgend einem Grund die +12V und -12V Polygone>> komplett überlappt...>> ...und wie hat dein bisheriger Lieferant diese Platinen fehlerfrei> hinbekommen?
Der wird den Fehler bemerkt haben und hat die Überlappung von sich aus
beseitigt. Sollte aber eigentlich erst nach Rücksprache mit dem Kunden
passieren...
Huh schrieb:> Aber nur wenn die Design Rules mit den Daten vom Fertiger> übereinstimmen.
Er sprach aber von "komplett überlappt". Und das MUSS der DRC - selbst
mit Standardeinstellungen - anzeigen!
Martin S. schrieb:> Huh schrieb:>> Aber nur wenn die Design Rules mit den Daten vom Fertiger>> übereinstimmen.>> Er sprach aber von "komplett überlappt". Und das MUSS der DRC - selbst> mit Standardeinstellungen - anzeigen!
Stimmt, da hast du natürlich recht!
@ Martin Schwaikert (sirnails)
>> Aber nur wenn die Design Rules mit den Daten vom Fertiger>> übereinstimmen.
Darum geht es wahrscheinlich gar nicht.
>Er sprach aber von "komplett überlappt". Und das MUSS der DRC - selbst>mit Standardeinstellungen - anzeigen!
Das tut er auch. Aber erstens kann man auch dort Murks einstellen und 2.
muss man auch Eagle in Grundzügen beherrschen, um den DRC durchzuführen
(keine Ironie). Der OP macht nicht den Eindruck, als ob er Eagle auch
nur ansatzweise beherrschen würden, denn sonst hätte er so einen
trivialen Fehler selber gefunden.
Vashta Nerada schrieb:> DAS ist ein echt heißer Tipp! Damit habe ich es letztendlich gefunden,> meine +5V-Lage hat aus irgend einem Grund die +12V und -12V Polygone> komplett überlappt...
Aha, und das hat der DRC nicht gefunden?
Entweder du verarschst uns grade ziemlich oder du hast schlicht keinen
DRC check gemacht.
Gu. F. schrieb:> Vashta Nerada schrieb:>> DAS ist ein echt heißer Tipp! Damit habe ich es letztendlich gefunden,>> meine +5V-Lage hat aus irgend einem Grund die +12V und -12V Polygone>> komplett überlappt...>> Aha, und das hat der DRC nicht gefunden?> Entweder du verarschst uns grade ziemlich oder du hast schlicht keinen> DRC check gemacht.
Nicht unbedingt...
Mal wie hier im Beispiel drei, sich überlagernde, Polygone im selben
Layer zeichnen.
Rank nicht verändern (gleicher Rank bei allen drei) -> DRC-Fehler
Rank alle unterschiedlich -> keine DRC-Fehler, aber die Polygone
überlappen sich trotzdem... Zumindest wenn die dann stattfindende
Subtraktion der Polygone nicht "zufälligerweise" die richtige ist.
Steht zwar so auch in der Hilfe, aber Eagle dürfte da durchaus warnen
(getestet mit der 7.6 und dem DRU von eurocircuits)
Huh schrieb:> Der wird den Fehler bemerkt haben und hat> die Überlappung von sich aus beseitigt.
und soll ich das interpretieren? ->
Vashta Nerada schrieb:> er hat bereits Boards mit angeblich genau diesen> EAGLE-Daten gefertigt und hatte das Problem dabei nicht
Richard B. schrieb:>> er hat bereits Boards mit angeblich genau diesen>> EAGLE-Daten gefertigt und hatte das Problem dabei nicht
Nein, nicht ich habe diese funktionierenden Boards produziert, sondern
der Entwickler - und ich weiß eben NICHT, ob der mir wirklich die Daten
gegeben hat, mit denen er selber hat produzieren lassen.
So wie es aussieht, eher nicht - bzw. nicht ohne anschließend manuell
noch was in den Gerberdaten zu ändern.
Er selber hält das vermutlich für extrem clever, tatsächlich hat er sich
damit um Folgeaufträge gebracht.
Richard B. schrieb:> Ja, das mit "angeblich" habe ich eh verstanden.> Nur... was wollte er damit erreichen?
Wenn ich das richtig sehe, wollte er erreichen, daß sein Nachfolger
Probleme bekommt, während seine (heimlich korrigierte) Lösung
funktioniert.
Vashta Nerada schrieb:> Richard B. schrieb:>>> er hat bereits Boards mit angeblich genau diesen>>> EAGLE-Daten gefertigt und hatte das Problem dabei nicht>> Nein, nicht ich habe diese funktionierenden Boards produziert, sondern> der Entwickler - und ich weiß eben NICHT, ob der mir wirklich die Daten> gegeben hat, mit denen er selber hat produzieren lassen.>> So wie es aussieht, eher nicht - bzw. nicht ohne anschließend manuell> noch was in den Gerberdaten zu ändern.>> Er selber hält das vermutlich für extrem clever, tatsächlich hat er sich> damit um Folgeaufträge gebracht.
Antwort bzw. was zu überprüfen wäre steht doch jetzt oben. Zitat aus der
Hilfe "Rank Legt fest wie Polygone voneinander subtrahiert werden.
Polygone mit einem niedrigeren 'Rank' "erscheinen zuerst" (haben eine
höhere Priorität) und werden somit von Polygonen mit einem höheren
'Rank' abgezogen.
Gültige Werte sind 1..6. Polygone mit gleichem Rank werden vom Design
Rule Check gegeneinander geprüft. Der Parameter 'Rank' ist nur für
Polygone in Signallayern (1..16) relevant, die im Board gezeichnet
wurden, und wird für alle anderen Polygone ignoriert. Der Standardwert
ist 1."
@Marcus H. (Firma: www.harerod.de) (lungfish)
>Falk, da Du grade hier bist:>Gab's zwischen den Versionen mal eine Änderung im Verhalten von>Polygon-Ranks?
Keine Ahnung.
Vashta Nerada schrieb:> Nein, nicht ich habe diese funktionierenden Boards produziert, sondern> der Entwickler - und ich weiß eben NICHT, ob der mir wirklich die Daten> gegeben hat, mit denen er selber hat produzieren lassen.
Falls du das Problem irgendwie lösen möchtest, wirst du nicht umhin
kommen, ein paar handfest Fakten rauszurücken. Sonst ist es wieder
Weihnachten und du sitzt immer noch mit der nichtfunktionierenden
Platine da.
