SWD Protokoll, SWCLK Polarität

SWD ist vor ARM, also zieht man NUR die Doku von ARM zu Rate: ARM IHI 
0031D oder ggf. eine neuere Version.
Irgendwelche Beispielimplementationen sind nett, aber nicht relevant.

in genau dieser ARM Doku bin ich nicht fündig geworden.

Doch z. B. B4.2.2, Fig. B4-2 zeigt, dass jedes Bit mit einer steigenden 
Taktflanke beginnt.

Die älteren Datenblätter von ST sind hinsichtlich SWD etwas schweigsam, 
aber bei den H7er siehts etwas besser aus, z. B. in dem vom STM32H735xG, 
Table 123 und Fig. 73: setup und hold etc. beziehen sich auf die 
steigende Flanke von SWCLK. Dies bezieht sich jetzt allerdings auf auf 
den "slave", also den uC. Der "master" oder "host" oder wie man auch 
sonst sagen will, wird dann allerdings sinnvollerweise immer auf die 
fallende Flanke triggern, da angesichts der nicht absehbaren 
Leitungsparameter sonst die setup und hold Zeiten nicht garantiert 
werden können, insbesondere weil ja auch noch Pegelwandler im Pfad sein 
können.

nach langer Session gestern bin ich sicher das CPOL nicht relevant ist,
nach B4.3.1 in 'Arm® Debug Interface Architecture Specification ADIv5.0 
to ADIv5.2'

1

When the target samples SWDIO, sampling is performed on the rising edge of SWCLK. When the target drives

2

SWDIO, or stops driving it, signal changes are performed on the rising edge of SWCLK.

ist das aus Sicht der core IP Entwickler komplett beschrieben.

Das Problem das ich habe scheint im Timing zu liegen, ich verfolge den 
Tipp weiter den ich hier bekommen habe: 
Beitrag "Re: Black Magic Probe für PC (hosted) in WSL kompilieren"

Ach ja, noch eine Sache: "Ruhezustand" im Sinne von SWCLK ändert sich 
nicht, ist eigentlich (außer für längere Pausen) NICHT vorgesehen, 
vielmehr läuft SWCLK einfach weiter, während SWDIO auf '0' bleibt. Erst 
mit mit dem nächsten Startbit '1' beginnt das nächste Paket.
Das ist also vollkommen anders als üblicherweise bei SPI.

da haben sich unsere Antworten überschnitten. In B4.3.4 ist ein Beispiel 
wo ein clock cycle 1-0 ist. Aber es geht wie geschrieben auch andersrum, 
der kritische Punkt ist nur bei read nach dem ACK, da muss man sich 
darauf verlassen das SWDIO schon auf dem Pegel vom 1. Datenbit ist, aber 
das ist wohl so. Bei clock 1-0 muss vor dem clock das Datenbit gelesen 
werden, bei 0-1 clock zwischen 0 und 1. Positiver clock hat den Vorteil 
das der Saleae Dekoder das richtig darstellt, eine Option für negativen 
Takt hat der nicht.

Das Problem mit dem Ruhezustand könnte schon eher sein, ich habe Fälle 
wo nach dem request keine Antwort mehr kommt, das SWD also beleidigt 
abgeschaltet hat.