Gast
#389093
Hallo, ich habe mal eine Frage zur Definition eines Arrays. Für ein Filterdesign auf einem FPGA werden parallel 32 8Bit Zahlen ausgegeben. Kann man in der entity in vhdl ein Array definieren das es mir ersparrt, 32 Ausgänge zu definieren? Ich kenne sowas nur aus der architecture wo das ganze so aussieht: xxx reg_type is array (0 to 31) of STD_LOGIC_VECTOR (7 downto 0); Bin für jeden Tip dankbar, Greetz