Guten Abend,
ich habe eben meine erste "komplexere" Platine in Eagle gelayoutet.
Sicher gibt es da noch jede Menge zu optimieren, deshalb wollte ich
einmal fragen, was ihr davon haltet. Wäre super, wenn ihr sagen könnetet
ob da gröbere Schnitzer drin sind. Leider kann ich die Platine nur
einseitg fräsen lassen, daher musste ich 5 Drahtbrücken einbauen. Die
meisten IC's werden übrigens mit SMD top DIP Adaptern eingesteckt, daher
sind sind die Pads eben ein bisschen gröber. Die Kondensatoren sind die
jeweiligen Abblockkondensatoren für die IC's.
Danke vorab :)
Hallo Nick,
sieht doch gut aus. Zur Funktion kann ist wenig sagen. Ich kenne die
Hintergründe nicht. Warum Blocks Du mit Elko und Kerko? 100 nF Kerko ist
OK, nur würde ich auch für 1 µF und 10 µF ebenfalls Kerkos nehmen. Bei
X7R und 5 V sollte man dann schon mindestens 16 V Typen nehmen, 25 V
wären besser. Wie werden die Reedrelais geschaltet? Ist da nicht auch
jeweils eine Schutzdiode erforderlich?
Siehe hier:
https://www.mikrocontroller.net/articles/Relais_mit_Logik_ansteuern#Schaltstufe_f.C3.BCr_kleine_Lasten
mfg klaus
Zurück auf Anfang!
Die Versorgungs-Leitungen sind ungünstig verlegt und unnötig dünn.
Die Masseführung nur rein zufällig.
Zeichne dir mal den Stromlauf auf der GND-Plane deiner
Abblockkondensatoren ein!
Beide zuerst ROUTEN, möglichst Sternförmig, Brücken eher meiden.
Ob deine Bauteilverteilung günstig o. nicht ist, kann ich nicht sagen.
Den Schaltplan tu ich mir nicht an. Scheint aber auf den ersten Blick
OK zu sein.
Eagle findet da einklich keine Fehler, aber ich ;-)
Du schreibst nicht ob die Platine Durchkontaktierungen hat (einseitig
gefräst), da frage ich mich wie die Pins gelötet werden sollen, wenn
die Leiterbahnen auf der Oberseite (TOP) liegen und das bei Though Hole
Technologie.
Dann fehlt eine Bord Begrenzung (Dimension).
Die GND Verbindung ist die sogenannte "Inch Allah" (so Gott
will)Verbindung,
kann gut gehen, muss aber nicht.
IMHO ist das flooting der GND der meistgemachte Fehler, speziell wenn
noch ein paar Kraftprotze auf der Platine sind und dann nur ein
Zwirnsfaden dahin führt.
Der Schaltplan ist mir zu unübersichtlich.
Das könnte man auf mehrere Seiten verteilen mit jeweils einem Rahmen
z.B. Frames A4-LOC.
Die labels deiner Spannungen/gnd verbinden zwar die Teile untereinander,
werden aber einklich mit supply symbolen markiert.
Hast dir aber Mühe gegeben.
Nick schrieb:> Guten Abend,>> ich habe eben meine erste "komplexere" Platine in Eagle gelayoutet.> Sicher gibt es da noch jede Menge zu optimieren, deshalb wollte ich> einmal fragen, was ihr davon haltet.
Könnte schlimmer sein 8-0
> Wäre super, wenn ihr sagen könnetet> ob da gröbere Schnitzer drin sind. Leider kann ich die Platine nur> einseitg fräsen lassen, daher musste ich 5 Drahtbrücken einbauen. Die> meisten IC'shttp://www.deppenapostroph.info/https://www.mikrocontroller.net/articles/Schaltplan_richtig_zeichnenhttps://www.mikrocontroller.net/articles/Richtiges_Designen_von_Platinenlayouts
Speziell der Abschnitt Masseflächen ist für dich, denn deine Massefläche
ist Unsinn und kontraproduktiv.
Dein Schaltplan hat die Zeitgeistseuche. Zeichne direkte
Signalverbindungen und NICHT tonnenweise Labels! Nutzed die Symbole für
GND und VCC etc., siehe Bibliothek supply etc.
Die Schaltplansymbole der ICs weisen die physikalische Anordnung der
Pins auf - Das verkompliziert unnötigerweise den Signalfluss. Zeichne
das lieber "logisch" (links Eingänge, rechts Ausgänge, Versorgung
unten/oben oder getrennt als per "invoke" herausholbare Pins).
Nick schrieb:> deshalb wollte ich einmal fragen, was ihr davon haltet.
Warum hast du das ganze Design auf dem TOP-Layer gemacht?
> daher sind sind die Pads eben ein bisschen gröber.
Das Filter wird die 10. Ordnung wohl nie erreichen, denn in dessen
Datenblatt steht zeimlich klar:
1
The IC should be soldered to the PC board and thePCB layout should
2
include a 1μF ceramic capacitor between V+ (Pin 7) and V– (Pin 4),
3
as close as possible to the IC to minimize inductance.
Und das bedeutet auf gut deutsch: jeder unnötige mm zwischen Pin und
Kondensator verschlechtert die Funktion. Wenn du das SMD-IC, das auf die
Leiterplatte gelötet werden muss (das "sould" dort oben wird nicht mit
"sollte", sondern mit "muss" übersetzt), schon nicht so verlötest, dann
musst du den Keramik-Blockkondensator eben direkt auf die SMD-Pads
löten.
Ähnliches gilt natürlich auch für den ADC, dem ich beim vorliegenden
Layout bestenfalls 10 "funktionierende" Bits gebe. Die letzten 2 Bits
(wenn nicht noch mehr) versinken sicher im Rauschen.
Dazu trägt auch bei, dass über den ADC Ausgleichströme zwischen
"rechter" und "linker" Masse fließen werden, die das Messergebnis nicht
verbessern. Löte als Abhilfe hier unter den ADC eine direkte Brücke
zwischen die GND-Pins.
Stefan P. schrieb:> Die Schaltplansymbole der ICs weisen die physikalische Anordnung der> Pins auf
Dafür kann man im Layout den Pin 1 nicht erkennen. Der sollte eine
andere Pinform (rund oder eckig) haben, um ihn auf Anhieb zu erkennen.
Ich habe mir angewöhnt eine Massefläche (Polygon, oben mit Namen: GNG)
zu verwenden.
Dann blende ich im Ratsnest GND aus. Auf diese Weise wird das Gestrüpp
ordentlich ausgedünnt.
Erst dann versuche ich irgendwas zu routen. Natürlich vorher die
Optionen rund um die Netzklassen, meist die Leiterbahnbreiten,
verwenden.
Wenn die meisten Leiterbahnen verlegt sind, GND wieder anzeigen lassen
und Ratsnest erneut laufen lassen.
Ist aber, wie so vieles, Geschmacksache.
So, erst einmal vielen Dank für die ganze Hilfe ! Ich habe mir einmal
alles versucht so gut es ging zu Herzen zu nehmen. Folgende Änderungen
habe ich nun gemacht:
- Schutzdioden eingefügt (hatte diese vergessen)
- Elkos mit Kerkos ersetzt
- /+5V und 5V_Supply Leiterbahnen von 0.016 auf 0.024 Inch Breite
geändert.
- Boarddimensionen hinzugefügt
- Korrektur von Bottom und Top Layer
- Drahtbrücke am ADC_GND für Ausgleichsströme
- Überarbeitung des Schaltplans (Drahtbrücken werden noch mit
eingepflegt)
Klaus R. schrieb:> Wie werden die Reedrelais geschaltet?
Mit GPIO Pins eines Raspberry-Pi
Teo D. schrieb:> Brücken eher meiden.
Ich wollte eigentlich gar keine Brücken, aber egal wie ich das Layout
ändere, ich komme nie ohne Drahtbücken aus.
John P. schrieb:> Du hast immer noch Luftlinien!
Wo denn genau? Die Luftlinien bei GND unten links sind in Ordnung. das
ist alles ein gemeinsamer GND der aus dem Raspi kommt.
Den Schaltplan werde ich wohl auf mehrere Seiten - der Verständlichkeit
wegen - verteilen, muss mir nur noch genau anschauen wie das genau
gemacht wird. Die GND-Pane scheint, wie ich dem Großteil der Beträge
hier entehme, das größte Manko zu sein. Was sollte man hier an
Verbesserung in Betracht ziehen? Reicht es ggf. aus, dass überall eine
gewisse Mindestdicke (bspw. 0,016 Inch) vorhanden ist?
In wie fern die Keramik-Blockkondensatoren zu weit weg sind würde ich im
späteren Aufbau untersuchen, SMD direkt zu verlöten ist leider vorerst
keine Alternative, das Auflöten der Kondensatoren am Pad schon eher.
Falls ihr es noch weitere Kritik gibt, wäre ich dafür sehr dankbar!
Nick schrieb:
Naja, es fehlt noch einiges.
Die Namen von ICs etc. sind NICHT VOLTAGE-FOLLOWER_VOLTAGE oder so,
sondern eher IC1, IC2 etc.
VF_C2 ist auch KEIN sinnvoller Name für einen Kondensator! C2 etc. sehr
wohl!
Den Nullpunkt (=Greifpunkt) von ICs legt man in die Mitte des Symbols
und nicht auf ein Pin.
Ein OPV sollte im Symbol als solcher erkennbar sein. Ein Rechteck ohne
jegliche Symbolik und ohne beschriftete Pins ist Schrott.
Dito für andere ICs. Dort müssen MINDESTENS die Pins gescheit
beschriftet sein!
Deine Massefläche ist immer noch Unsinn!
Es gibt immer noch 2 Luftlinien und die sind teil der Masse! Woran man
mal wieder sieht, daß die Massefläche KEIN magisches, automatische
Heilmittel ist, schon gar nicht auf einer EINSEITIGEN Platine!
Die meisten Leitungen sind mit 16mil = 0,4mm ziemlich breit, das ist was
für selberätzende Grobmotoriker. Sinnvollerweise geht auch der
Hobbybastler hier eher auf 12mil = 0,3mm, das kriegt man hin. Mit dem
gleichen Raster verlegt kriegt man auch maximal dichte Signalpackungen
hin und hat mehr Platz für weitere Leitungen, vor allem Masse!
>> Du hast immer noch Luftlinien!> Wo denn genau? Die Luftlinien bei GND unten links sind in Ordnung. das> ist alles ein gemeinsamer GND der aus dem Raspi kommt.
Das ist trotzdem nicht in Ordnung, auch wenn es hier vielleicht
funktioniert! Wenn man aber zu Testzwecken das Board ohne RasPi
betreibt, kriegst du Probleme.
> gemacht wird. Die GND-Pane scheint, wie ich dem Großteil der Beträge> hier entehme, das größte Manko zu sein. Was sollte man hier an> Verbesserung in Betracht ziehen?
"Masseflächen füllen
Masseflächen können eine Schaltung deutlich verbessern, wenn sie richtig
benutzt werden. Sie können aber auch genau das Gegenteil bewirken, wenn
sie als automatisches Wundermittel betrachtet werden.
Die Masseverbindung aller ICs muss auf ein- oder zweilagigen Platinen
zunächst direkt verlegt werden."
> In wie fern die Keramik-Blockkondensatoren zu weit weg sind würde ich im> späteren Aufbau untersuchen,
Viel Spaß dabei! (Mann O Mann, wer soooo ignorant ist, muss bestraft
werden)
> SMD direkt zu verlöten ist leider vorerst> keine Alternative, das Auflöten der Kondensatoren am Pad schon eher.
Also doch Grobmotoriker.
Nick schrieb:> Die Luftlinien bei GND unten links sind in Ordnung.
Diese "Massen" sind aber eben nur durch den RPi miteinander verbunden.
Wie gut ist diese Masseverbindung?
> das ist alles ein gemeinsamer GND der aus dem Raspi kommt.
Und was passiert, wenn du mal zufällig Spanunng auf das Board gibst,
wenn der RPi nicht steckt? Weißt du nicht? Siehst du!
Nick schrieb:> Falls ihr es noch weitere Kritik gibt, wäre ich dafür sehr dankbar!
Wozu, damit du sie ignorieren kannst?!
BB und VIEEEEEL Glück
(naja, es soll ja auch Lotto Gewinner geben)
Hm ? Ich kann grad nicht ganz nachvollziehen, was ich denn im Speziellen
ignoriere? Ich versuche doch eigentlichg alles umzusetzen was mit mit
den vorgaben (keine direkte SMD Bestückung) möglich ist. Ich habe aber
das Gefühl, dass mit nur einem Layer die potentiale der Schaltung nicht
ausreichend ausgeschöpft werden können. Es kommt mir so vor als müsse
dort zu viel getrickst werden. Ich werde das ganze wohl 4-lagig machen
müssen.
Nick schrieb:> Es kommt mir so vor als müsse> dort zu viel getrickst werden. Ich werde das ganze wohl 4-lagig machen> müssen.
Du bist mir ein echter Komiker! ;-)
Als erstes solltest du mal das Polygon wegwerfen, dann ein Ratsnest
machen,
dann siehst du die noch fehlenden Verbindungen. Ich würde die fehlenden
Verbindungen und GND zu Fuß machen und auf ein flooding verzichten.
Der Schaltplan ist zwar besser geworden (Powersymbole) aber mir tränen
immer noch die Augen.
Als Demo habe ich deinen Schaltplan mal auf mehrere Seiten aufgeteilt.
Seiten erstellt man einfach indem man oben auf das Feld "Seite" und
"new" klickt. Das Problemchen ist, wie man am dümmsten die Schaltung
aufteilt.
Die Verbindung über die (zukünftigen) Seiten sollte man vorher labeln.
Dann grouped man den entsprechenden Teil und moved es links in ein neues
Seitenfenster.
Richtig Sinn macht es, wenn man die Zeichnung(en) in einen Rahmen
(frame) packt und zwar einen mit Localzer (z.B. A4L-LOC).
Das Label deutet dann auf die Seite und die Koordinate der Fortsetzung
der Leitung.
Deine packages sollten einen Rahmen haben, damit man im brd die Größe
sieht.
Brücken im brd sind keine Schande und ist besser als ein Gefädel um
etliche IC-Pins über die halbe Platine.
Im sch zeichnet man nicht durch Symbole oder Labels. Man quetscht auch
nicht alles zu einem einzigen Knoten zusammen.
Dann macht man halt eine neue Seite auf.
Benutze mal den ERC, den im sch gibbet auch noch was zu meckern.
Merke: Rom wurde auch nicht an einem Tag erbaut ;-)
Nick schrieb:> Sicher gibt es da noch jede Menge zu optimieren, deshalb wollte ich> einmal fragen, was ihr davon haltet.
Dein Schematics gefällt mir garnicht. Ja, ich weiß, daß die Chinesen und
auch Ami's sowas tun, aber einfach nur Symbole draufzusetzen und mit
mehr Labels als tatsächlichen Netzen zu arbeiten - sowas ist ein Elend,
wenn man so einen Schaltplan mal kontrollieren muß.
Also benutzen Symbole für GND und VCC, 3,3V usw. und ziehe Strippen und
Busse und organisiere dein Blatt so, daß man ohne nach Portlabels suchen
zu müssen, sehen kann, wo was hin führt.
Nochwas:
Deine Symbole sind keine. Du hast offenbar dir ne eigene Lib
"OWN_Library" mit lauter Breakout-Boards für SO-8, SO-16 usw. nach
DIL-8, DIL-16 usw. gebastelt und verwendest nun deren nichtssagende
Symbole (Viereck mit links+rechts Pins von 1 bis 8 oder bis 16 etc.).
Man kann sowas machen, aber die echten Symbole für einen ADC, einen
OpV und so weiter sind weitaus besser les- und handhabbar als die
schnöden Breakoutboard-Symbole.
Nochwas:
Die Bauteil-Namen und Values sind normalerweise anders gemeint. Also
z.B. "U17" und nicht "A/D-CONVERTER". Wie gesagt: Eagle läßt dir die
Freiheit, es so zu tun wie du es getan hast - aber anders wäre es
besser.
Auch nicht Name="CURRENT_SEN." und Value="6x1 PINHEAD". Sondern z.B.
"X12" und "FH21-6S-1DS Hirose" oder so.
Und spätestens wenn du deine Referenz Name="REFERENC_VOLTAGE" und
Value="Ref2050" bestücken willst, würdest du dich über richtige Bauteile
freuen, die im Bestückungsplan ausreichend genau das BE und seine
Orientierung zeigen.
Kurzum, es gibt noch viel zu tun.
W.S.
Vielen, Vielen Dank Jörn und W.S !
ich habe mich gestern Abend und heute Morgen noch einmal daran gesetzt
und eure Tipps beherzigt. Der Schaltplan sollte jetzt etwas
übersichtlicher sein. Auch an der Platine habe ich einige Änderungen
vorgenommen. Ich habe das Design von 1 auf 4 Layer geändert und zudem
die SMD Breakouts weg gelassen.
Setup:((1*2)+(15*16))
Layer 1 sind überwiegend Datenleitungen
Layer 2 ist mein GND
Layer 3 ist +5V
Layer 4 sonsitige Versorgungslanes (V_Ref; 3,3V; -5V)
Versorgungslanes sind 16mil
Signallanes: 10 mil
Die Bezeichungen (Name,Value) werde ich wenn nötig später anpassen, zur
Zeit helfen mir meine Notationen mir dazu besser, ist ja auch kein
Serienprodukt was ich da bauen möchte.
Was meint ihr zu dem jetzigen Aufbau?
Noch eine Frage zur Durchkontaktierung der Layer. Ein großteil meiner
Bauteile sind ja Throughole, diese sollten ja nur mit dem jeweiligen
Layer verbunden werden, welches dafür vorgesehen ist.
Der Satz war noch nicht ganz zu Ende:
... Kümmert der Platinenhersteller selber sich darum, dass die Vias
kontakt zu den jeweiligen Layer und zu keinem anderen haben, oder muss
ich das noch etwas beachten?
Nick schrieb:> Der Satz war noch nicht ganz zu Ende:>> ... Kümmert der Platinenhersteller selber sich darum, dass die Vias> kontakt zu den jeweiligen Layer und zu keinem anderen haben, oder muss> ich das noch etwas beachten?
Das ist allgemein nicht zu sagen.
Gehe am besten davon aus, dass der Hersteller einen Gegenstand aus
Epoxy, Kupferfolie und Lack genau nach Deiner Zeichnung anfertigt ohne
zu wissen (oder sich darum zu kümmern) ob und wie das funktioniert, ob
das eine Schaltung werden soll oder ein Ornament für Dein Gartentor.
Es gibt garnicht so wenige Ausnahmen von Herstellern die Dir Fehler oder
Auffäligkeiten mitteilen, bevor sie anfangen, die Leiterplatte zu
fertigen.
Aber verlassen solltest Du Dich darauf nicht, weil das nicht alle so
machen und ausserdem, weil das in dem anderen Fall für Dich eine
zusätzilche Sicherheit ist. Soll heisen: Du machst es so gut und richtig
wie es geht und verlässt Dich nicht darauf, dass andere Dich abfangen.
Es gibt die Design-Rules in Eagle und die kann man von Eagle prüfen
lassen. Richte Dich bei den Werten, nach den Angaben des Herstellers
(die von Hersteller zu Hersteller unterschiedlich sein können).
Stell bei deinen Polygonen mal das Isolate auf 12 mil
Isolate ist der Abstand zwischen Polygon und allen anderen Pads/Vias
Leitungen.
Bei EAGLE ist das per default auf 0
Nick schrieb:> ich habe mich gestern Abend und heute Morgen noch einmal daran gesetzt> und eure Tipps beherzigt. Der Schaltplan sollte jetzt etwas> übersichtlicher sein. Auch an der Platine habe ich einige Änderungen> vorgenommen. Ich habe das Design von 1 auf 4 Layer geändert und zudem> die SMD Breakouts weg gelassen.
OMG! Für so eine triviale Platine 4 Lagen! Nobel geht die Welt zu
grunde!
4 Lagen für so etwas triviales ist schon etwas oversized. Ich habe
bisher noch nie 4 Lagen für meine Projekte gebraucht.
Wenn Du schon ausschließlich SMD IC's benutzt dann solltest Du auch das
unmittelbare Drum herum als SMD machen und nur an den Stellen
Bauelemente in Durchstecktechnologie benutzen wo es nicht anders geht,
z.B. weil es keine SMD Variante gibt oder Du vorhandene Vorräte
aufbrauchen willst.
In Deinem Fall würde ich maximal das was auf Deinem 2 Schaltungsblatt
ist (Relais, 2R-R-Netzwerk, und die Buchse) in Durchstecktechnologie
machen und den Rest in SMD. Falls Du alles neu kaufen mußt, dann alles
in SMD.
Eine 2-lagige Platine sollte eigentlich reichen. Bei SMD würde ich eine
Seite für Versorgungsspannung und GND verwenden, alle anderen
Verbindungen kommen auf die Bestckungsseite.
Wie Zeno schon schrieb sollte dann auch das Hühnerfutter SMD sein.
Ich würde auch darüber nachdenken, die Relays mit einer separaten Leiste
zu steueuern, etwa links oben. Deine library habe ich extrahiert und mal
eingezeichnet wie man OPAs zeichnen KANN, nicht unbedingt MUSS.
Generell sollte man Symbole so zeichnen, das sie eine Aussage treffen
und wenn sie schon als "Kiste" gezeichnet werden, dann Eingänge auf eine
Seite, Ausgänge auf die Andere.
Aufhängepunkte (Origins) außerhalb der devices sind suboptimal. Wie
willst du die Dinger wiederfinden auf einer wirklich vollen
Leiterplatte.
Du solltest deine "Buchführung" korrigieren. Da kommt eine V3 zip datei
und was ist drin- V4!
Glaub mir eins, wenn du jetzt schon so schlamperst hast du nach mehreren
hundert Platinen/Versionen immense Probleme.
