AND und NAND in CMOS-Technik

Danke,

warum geht ersteres nicht?

ich denk dann müssen auch die eingangspegel anders sein, wenn du nur 
alles vertauschen tust.und dann bringts nix mehr

Ich hab das grad mal in LTspice simuliert und folgendes kam dabei raus:
die Signale stimmen vom Prinzip her, sind aber nicht so eindeutig wie 
bei der Standardversion. Es kommen also Werte unter 5V bzw. über 0V 
heraus, abhängig vom Widerstand.

Bitte ernsthafte Antworten, auch wenn das mit dem p und n vertauschen 
gut war.

Peter schrieb:
> Kann man nicht einfach P und N vertauschen und man hat
> ein AND?

Nein, dann hätte man ein NOR.

Hier sind Schaltpläne von ein paar Beispiel CMOS-Gattern zu finden:

http://www.vlsitechnology.org/html/cells/sxlib013/lib_gif_index.html

A. K. schrieb:
> Genau genommen sind NAND-Gatter, wie sie in 74HC00 oder CD4011B
> implementiert sind, übrigens AND-Gatter mit nachgeschaltetem Inverter.

Da wäre ich mir an deiner Stelle nicht so sicher:

http://de.wikipedia.org/wiki/NAND-Gatter

> Deine NMOS sind Sourcefolger, d.h. die Spannungsverstärkung ist kleiner
>
> als Eins. Bei mehreren Gattern hintereinander dürfte das zum Problem
>
> werden.

Das verstehe ich nicht, ich dachte das der Steurstromkreis völlig 
unabhängig vom Arbeitsstromkreis ist. Ist dem nicht so? Beeinflussen 
sich Gate-Bulk und Drain-Source?

> PMOS schaltet ein, wenn Gate negativer als Source. Bei dir ist das bei
>
> Eingangsspannungen 0-5V nicht möglich, sie sind somit nicht existent.

Source und Bulk sind hier aber nicht verbunden. Bulk ist mit VCC 
verbunden somit sollte geschaltet werden wenn Gate kleiner VCC und das 
ist bei 0 der Fall.

Peter schrieb:

> Das verstehe ich nicht, ich dachte das der Steurstromkreis völlig
> unabhängig vom Arbeitsstromkreis ist. Ist dem nicht so?
Nein, es gibt nämlich keinen Steuerstromkreis. FET heißt "Feldeffekt - 
Transistor" - schon vergessen?

A. K. schrieb:
> Allerdings hatten die
> gepufferten Versionen der CD4000B Serie deutliche Vorteile. Gepuffert
> heisst, dass hinter dem eigentlichen Gatter mindestens ein Inverter als
> Puffer arbeitet.
Puffer wofür? Kann höchstens die Laufzeiten verlängern.

> Puffer wofür? Kann höchstens die Laufzeiten verlängern.

Och Kinders. Die Chiphersteller sind alle doof, ich weiss.
Könnte es vielleicht die höhere Verstärkung sein, wodurch
die Schaltschwellen steiler werden und die Schwingneigung
der Gesamtschaltung unterdrückt wird ?
Könnte es die besser durchgesteuerten Ausgangstransistoren
sein, wodurch sich eine höhere Strombelastbarkeit ergibt ?
Und könnte es sein, daß kluge Chipdesigner den dafür gar
nicht mal 3 mal langsamer machen mussten, sondern vielleicht
sogar schneller hinbekamen, als die ungepufferte Version ?
Nein, ich weiss, Kinder sind klüger,.

MaWin schrieb:
> Och Kinders. Die Chiphersteller sind alle doof, ich weiss.

Das hat keiner behauptet. Ich habe aber schon so meine Erfahrungen, dass 
man sich manchmal an den Kopf fasst und sich fragt: "Was haben die sich 
dabei gedacht?" Ok, letztens ging's mal wieder um einen anlogen Chip, 
einen NF - Verstärker - mit dem hab ich zwei Lautsprecher lautlos 
gekillt (naja, die waren halt nicht für HF ausgelegt ;) ), dann als 
letzten verzweifelten Versuch auf der Platine die (allgemein übliche) 
Verbindung zwischen "Signalmasse" und "Substratmasse" aufgetrennt und 
"Signalmasse" offen gelassen - jetzt endlich schwingt nichts mehr, und 
auch ansonsten arbeitet er "ordentlich", aber "Signalmasse" führt etwa 
+1,3V Gleichspannung gegen "Substratmasse"...

> Könnte es vielleicht die höhere Verstärkung sein, wodurch
> die Schaltschwellen steiler werden

Könnte.

> und die Schwingneigung
> der Gesamtschaltung unterdrückt wird ?

Kaum. In's Schwingen kommt's dann, wenn ein "genügender" Teil des 
Ausgangssignals phasenrichtig auf den Eingang zurückgeführt wird. Dürfte 
bei höherer Verstärkung "einfacher" sein als bei niedrigerer. ;)

> Könnte es die besser durchgesteuerten Ausgangstransistoren
> sein, wodurch sich eine höhere Strombelastbarkeit ergibt ?

Sowas heißt dann "Treiber", nicht "Puffer".

> Und könnte es sein, daß kluge Chipdesigner den dafür gar
> nicht mal 3 mal langsamer machen mussten, sondern vielleicht
> sogar schneller hinbekamen, als die ungepufferte Version ?

Das kann ich nicht beurteilen. Glaube ich aber, wenn ich's nachgemessen 
habe. ;)

MaWin schrieb:
> Könnte es vielleicht die höhere Verstärkung sein, wodurch
> die Schaltschwellen steiler werden

Falls du die Schaltflanken meinst, könnte es sein. ;)

Entschuldigung, dass ich Steuer- und Arbeitsstromkreis geschrieben habe. 
Ich weiß sehr wohl, dass das bei den FETs nicht so ist.

Leider hat immernoch niemand erklärt warum das nicht geht wie ich das 
gezeichnet habe. Aus den Ergebnissen der Simulation schließe ich, dass 
das Potenzial von Bulk doch nicht unwichtig ist für den FET.

Kann ich bei einem NMOS nicht an Gate 1000V, an Bulk 995V, an Drain 5V 
und an Source 0V anlegen? Nach meinem Verständnis geht das, anscheinend 
geht das aber nicht...

Ich habe da noch was seltsames gefunden: 
http://tams-www.informatik.uni-hamburg.de/applets/cmos/cmos_dt.html bei 
"Das CMOS Transmission-gate"
Tritt der Spannungsabfall hier auf, weil die Gate-Bulk-Spannung gering 
ist, da Bulk mit Source verbunden ist?

Ok, den Aspekt habe ich nicht beachtet. Das ist aber bei meiner 
Schaltung nciht der Fall. Da ist Bulk immer Ground bei NMOS. Irgendwie 
konnte mir noch immer niemand erklären weshalb die Schaltung nicht 
funktioniert.

@A.K.: Den hab ich unter Components gefunden. Der war da von Anfang an 
drin.

Das stimmt, ich hab da Standardwerte eingesetzt. W=32u und L=32u

Jetzt habe ich etwas gefunden, was das Verhalten in der Simulation 
beschreiben könnte: der Body-Effekt. Stimmt Ihr mir zu?