Lagenanzahl einer Platine herausfinden

Oft gibt's eine Beschriftung.
Ziffern 1 bis n, jeweils in einem Quadrat, nebeneinander angeordnet, 
jede Ziffer auf dem entsprechenden Layer.
Findest du oben eine 1, findest du unten eine 4/6/8/... In der Nähe.

Pi mal Auge: 8

Steffen schrieb:
> Kann ich feststellen, wie viele Lagen diese Platine hat?

Nicht ohne sie zu zerstören, jedenfalls nicht mit Sicherheit. Wenn man 
ein Via durchsägt und anschleift, kann man die Kupferlagen innen sehen 
(wobei die nur 35 µ dick sind, man braucht nicht nur eine gute 
Schleiftechnik, sondern auch ein Mikroskop), siehe hier
https://www.eurocircuits.de/schliffbild-analyse/

Aber es ist nicht sicher, ob wirklich auf jeder Lage ein Pad oder eine 
Leiterbahn zu sehen ist, das liegt am jeweiligen Layout.

Man kann auch von der Oberfläche her mit Schleifmittel oder Dremelfräse 
die Lagen abtragen, aber das Problem ist das gleiche: vielleicht ist an 
dieser Stelle zufällig auf der Lage X gar kein Kupfer.

Zerstörungsfrei benötigt ein Röntgengerät und ist auch damit noch 
schwierig.

Georg

Steffen schrieb:
> Kann ich feststellen, wie viele Lagen diese Platine hat?

Du könntest die Platine gegen sehr helles Licht halten und schauen ob es 
wirklich ein Multilayer ist. Von seitlich gesehen, sehe ich nur 
Glasgelegeschichten in Epoxidmatrix, kein Kupfer. Also ganz normaler 
Laminataufbau im GFK. Gibt es VIA's? Also Durchkontaktierungen die in 
die Mittellagen führen und dort auch enden? Wie ist die Masse 
verdrahtet? Auf dem Signallayer? Der Versorgungspfad, bzw V+?
Wenn du diese Fragen geklärt hast, weißt du mit was du es zu tun hast. 
Ich tippe mal auf normal 2 lagig mit Top und Bottom Layer.

Gruß, Bernd

Moskito schrieb:
> Oft gibt's eine Beschriftung.
> Ziffern 1 bis n, jeweils in einem Quadrat, nebeneinander angeordnet

Auf dieser Platine ist leider nichts dergleichen zu finden.


Bernd schrieb:
> Du könntest die Platine gegen sehr helles Licht halten und schauen ob es
> wirklich ein Multilayer ist.

Ja, sie ist definitiv Multilayer. Auf dem dritten Foto (PCB_03) sieht 
man eine Innenlage und zudem ein Blind-Via.

Bernd schrieb:
> Wie ist die Masse
> verdrahtet? Auf dem Signallayer?

Auf dem Top-Layer befinden sich Signal- und Masseflächen.

Bernd schrieb:
> Der Versorgungspfad, bzw V+?

Der ist ebenfalls auf dem Top-Layer, soweit ich das sehen kann.


Georg schrieb:
> Aber es ist nicht sicher, ob wirklich auf jeder Lage ein Pad oder eine
> Leiterbahn zu sehen ist, das liegt am jeweiligen Layout.

Ja, verstehe. Ich hatte gehofft, man könnte das von der Seite aus 
erkennen (deshalb auch die Fotos).


Was ich oben im Foto (PCB_02) eingezeichnet habe, ist Unsinn, oder?

Noch ein Hinweis: Die Platine der Vorgänger-ECU bestand aus 2 Lagen und 
war etwa 50% größer. Die Bauteile sind ungefähr gleich geblieben.

Du kannst eine Massefläche am Rand anschleifen, da wo via stitching ist. 
Das richtet relativ wenig Schaden an und fällt auch nicht auf. Mit dem 
Wissen, dass Automotive-Multilayer stets symmetrisch sind, sollte sich 
die Lagenzahl leicht ermitteln lassen.

Steffen schrieb:
> Kann ich feststellen, wie viele Lagen diese Platine hat?

Ich frage mal gaaaanz dumm wofür das Wissen darum gut sein
soll. Ich kann's mir nämlich beim besten Willen nicht
vorstellen, ausser dass es zur Beschäftigung der Leser-
Community geeignet ist und den Online-Traffic fördert
bzw am Laufen hält.

dumpf backe schrieb:
> Steffen schrieb:
>
>> Kann ich feststellen, wie viele Lagen diese Platine hat?
>
> Ich frage mal gaaaanz dumm wofür das Wissen darum gut sein
> soll. Ich kann's mir nämlich beim besten Willen nicht
> vorstellen, ausser dass es zur Beschäftigung der Leser-
> Community geeignet ist und den Online-Traffic fördert
> bzw am Laufen hält.

Die allgemeine Beantwortung der Frage ist tatsächlich interessant.

Aus den Bildern schwer zu erkennen. Können auch 6 Lagen sein.
Das was du markiert hast sind eher die Glasfasermatten.

Am Rand schräg anschleifen ist eine gute Idee

Hallo

Neugier, interesse was so Anfang 2000 im Automotivebereich zu finden 
war, Rückmeldung wieviel Platzgewinn eine (wieviel Lagen denn 
nun)Multilayerplatine gegenüber einer zweilagigen Platine bei (fast) 
gleichen Bauteilen an Platzgewinn bietet?
Wissen um des Wissen willen (Der beste aller Gründe - nennt man auch 
Wissenschaft und Forschung)?!

dumpf backe schrieb:
> Ich frage mal gaaaanz dumm wofür das Wissen darum gut sein
> soll.

Wer ensthaft solche Fragen stellt sollte sich mal fragen ob er nicht das 
falsche Hobby hat bzw. den falschen Beruf ausübt und generell einfach 
"alt" zumindest im Kopf nicht unbedingt in Jahren) geworden ist.

Neugier, Neugier und nochmals Neugier ist einfach wichtig und liegt in 
der Natur eines wachen Menschen.
Nichts einfach als gegeben hinnehmen - immer nachfragen und Kritisch 
bleiben - gerade in der Technik und Physik.

Praktiker

Soul E. schrieb:
> Du kannst eine Massefläche am Rand anschleifen, da wo via stitching ist.

Okay, habe ich gemacht. Leider kann ich das Ergebnis nicht deuten. Ein 
Bild habe ich angehängt. Kannst Du (oder jemand anderes) damit etwas 
anfangen?


dumpf backe schrieb:
> Ich frage mal gaaaanz dumm wofür das Wissen darum gut sein
> soll.

Ich überlege, die Platine reverse engineeren zu lassen. 6-8 Lagen kosten 
leider beinahe das Doppelte als 2-4 Lagen, so dass es sich dann 
vermutlich nicht lohnt.


meckerziege schrieb:
> Das was du markiert hast sind eher die Glasfasermatten.

Ah ja. Danke für die Info. Ich hätte aus dem Bauch heraus auf 4 Lagen 
getippt. Nach dem Blick auf den Platinenquerschnitt war ich dann ins 
Grübeln gekommen.


Praktiker schrieb:
> Wer ensthaft solche Fragen stellt sollte sich mal fragen ob er nicht das
> falsche Hobby hat bzw. den falschen Beruf ausübt und generell einfach
> "alt" zumindest im Kopf nicht unbedingt in Jahren) geworden ist.

Seine Frage war auch nur Neugier ;-)


Nikolaus S. schrieb:
> Evtl. mal bei verschiedenen EMS anfragen, ob sie so etwas an ihrer
> Fertigungslinie stehen haben und ob das Gerät die nötige Auflösung
> aufweist.

Ich habe leider keine Connections, die ich kurz fragen könnte.

Steffen schrieb:
> PCB_03.jpg
Bei dem Integrationsgrad dürften eigentlich zwei Lagen reichen.
Was ist denn an hochintegrierten vielpoligen Bauteilen verbaut?

Steffen schrieb:
> Okay, habe ich gemacht. Leider kann ich das Ergebnis nicht deuten. Ein
> Bild habe ich angehängt. Kannst Du (oder jemand anderes) damit etwas
> anfangen?

Nein nicht so schräg, sondern von oben nach unten schräg. Dass man die 
Lagen der Reihe nach angeschliffen sehen kann.

Auf feinem Bild sehe ich unten eine Innenlage. Oben nicht, kann aber 
auch sein, dass die nur lokal an der Stelle nicht vorhanden ist.

Bernd schrieb:
> Was ist denn an hochintegrierten vielpoligen Bauteilen verbaut?

Der Prozessor kommt in einem QFP 160 Gehäuse daher. Sonst gibt es noch 
ein paar ICs im SOIC Gehäuse, viele passive Bauteile im 0805 Gehäuse und 
noch etwas Leistungselektronik, das eh groß ausfällt.


Notfallseelsorge schrieb:
> Nein nicht so schräg, sondern von oben nach unten schräg. Dass man die
> Lagen der Reihe nach angeschliffen sehen kann.

Jetzt im Nachhinein absolut logisch. Jetzt erkenne ich ebenfalls drei 
Lagen. Ein Bild im Anhang.


Klaus R. schrieb:
> [..] für >4 brauchte man schon sehr gute Gründe da es überprop.
> teurer wurde. SAMs hatten 6 Lagen, das war das Maximum.

Je mehr Tipps ihr mir gebt, desto mehr gehe ich von 4 Lagen aus.

Vielen Dank für Eure wertvollen Hinweise!
Steffen

Steffen schrieb:
> Jetzt im Nachhinein absolut logisch. Jetzt erkenne ich ebenfalls drei
> Lagen. Ein Bild im Anhang.

Noch deutlich schräger. Also in flacherem Winkel. Muss gar nicht so tief 
sein. Quasi so, dass unten noch alles da ist, aber oben eben reingefeilt 
ist.

Notfallseelsorge schrieb:
> Noch deutlich schräger.

Das geht leider nicht, weil dort Bauteile im Weg sind. Auch auf der 
Unterseite.

Aber bereits in diesem Winkel kann man den Aufbau an dieser lokalen 
Stelle gut erkennen. In der Realität noch besser als auf dem Foto. Dort 
sind drei Lagen.

Steffen schrieb:
> Soul E. schrieb:
>> Du kannst eine Massefläche am Rand anschleifen, da wo via stitching ist.
>
> Okay, habe ich gemacht. Leider kann ich das Ergebnis nicht deuten. Ein
> Bild habe ich angehängt. Kannst Du (oder jemand anderes) damit etwas
> anfangen?

Ein bisschen mehr polieren würde ich schon. Aber ich sehe da drei Lagen. 
Bei dem üblichen symmetrischen Aufbau ist das also ein Vierlager.

Klaus R. schrieb:
> Steffen schrieb:
>> weil dort Bauteile im Weg sind
>
> ...du willst das Mopped nicht etwa noch verwenden??? 🤣

Wenn man die Kante wieder ein bisschen überlackiert, dann stört das 
nicht weiter. So kann man das Steuergerät wieder einbauen und den 
Mietwagen zurückgeben.

Steffen schrieb:
> Der Prozessor kommt in einem QFP 160 Gehäuse daher. Sonst gibt es noch
> ein paar ICs im SOIC Gehäuse, viele passive Bauteile im 0805 Gehäuse und
> noch etwas Leistungselektronik, das eh groß ausfällt.
Dafür sollte man maximal 4 Lagen benötigen.
Bei Automotive wird doch auch um jeden Cent gefeilscht. Da macht niemand 
freiwillig mehr Lagen als unbedingt nötig...

Bernd schrieb:
> Steffen schrieb:
>
>> Der Prozessor kommt in einem QFP 160 Gehäuse daher. Sonst gibt es noch
>> ein paar ICs im SOIC Gehäuse, viele passive Bauteile im 0805 Gehäuse und
>> noch etwas Leistungselektronik, das eh groß ausfällt.
>
> Dafür sollte man maximal 4 Lagen benötigen.
> Bei Automotive wird doch auch um jeden Cent gefeilscht. Da macht niemand
> freiwillig mehr Lagen als unbedingt nötig...

Ich tippe auch auf 4 Lagen. Ich habe 7 Jahre automotiv entwickelt. 
Entwickler die ihre Geräte durch die EMV bekommen wollen hätten schon 
gerne mehr Lagen, aber die Betriebswirte würden am liebsten ganz auf die 
Leiterplatte verzichten. Die sehen nur, dass die Komponenten drauf fest 
halten, ob jetzt einlagig oder 8-lagig.

So ein Layerstack hat eine typische Dicke aus Kopfererhöhe + Prepreg 
also kann man schon mit einer Schiebelehre und einfacher Divivion eine 
Abschätzung vornehmen.

Die Anzahl der Groundlayer könnte man üver eine Präzesionsmessung des 
Widerstandes übe zwei GND-Punkte an gegenüberliegenden Punkten des PCB 
abschätzen.

Abstand zu elekrtischen leitfähigen Materialen kann mann über eine 
Wirbelstrommessung machen.
https://www.micro-epsilon.de/displacement-position-sensors/eddy-current-sensor/
Dem liegt eine Induktivitätsmessung zugrunde, man hann also adhoc zwei 
identische Spulen nehmen/wickeln und ein den Abstand zur ersten Lage 
über eine Vegleichsmessung abschätzen. Also die eine Spule über die 
unbekannte Platine legen, die andere über eine einseitige Platine. Dann 
den Abstand zur einseitigen solange variieren (und messen) bis die 
resonanzfrequenz gleich ist. Zur bestimmung der Resonanzfrequenz braucht 
es Sinusgenerator und scope.

Klaus R. schrieb:

> Das RevEng kann ich eigentlich nicht ganz ernst nehmen...weder selbst
> noch fremdvergeben.

Beim Benchmarking geht es nicht darum, die Schaltung rauszuzeichnen oder 
gar zu kopieren. Es geht darum, die Technologie des Wettbewerbers zu 
identifizieren und daraus dessen Herstellkosten abzuschätzen.

Ich hab mal per Bildbearbeitung (gimp) versucht die Layer besser 
hearuszuarbeiten. Benutzte Operationen:

-Rotation um 0.12°
-Unterschiedliche Helligkeiten/Sättigung f. Grundfarben grün,gelb,rot, 
magenta
-Weichzeichner nur in X-Richtung
-Kontrastpreizung per Gammakorrektur

Soul E. schrieb:
> Wenn man die Kante wieder ein bisschen überlackiert, dann stört das
> nicht weiter. So kann man das Steuergerät wieder einbauen und den
> Mietwagen zurückgeben.

Es handelt sich nicht um einen Tesla ;-)


Bernd schrieb:
> Bei Automotive wird doch auch um jeden Cent gefeilscht. Da macht niemand
> freiwillig mehr Lagen als unbedingt nötig...

Eine Motivation könnte da sein, dass es in ein Standardgehäuse passen 
muss.


Ärmel hoch schrieb:
> Ich hab mal per Bildbearbeitung (gimp) versucht die Layer besser
> hearuszuarbeiten.

Das finde ich sehr nett, dass Du da Zeit investierst! Wie interpretierst 
Du das Ergebnis? Ich sehe dort acht Schichten, von denen Meckerziege 
meinte, dass es die Glasfasermatten seien.


Vielen Dank an alle Helfenden! Ich habe mir nochmal alles durchgelesen 
und es gibt eine klare Tendenz zu vier Lagen. Das ist im Hinblick auf 
die Technologie des Vorgängers durchaus plausibel.

Steffen

Würde der TO einfach im Stande sein einen schrägen Schnitt der 
Leiterplatte zu machen, könnten wir etwas dazu sagen. Aber offenbar hat 
er das Unvermögen dies durchzuführen!

Steffen schrieb:
> Ich sehe dort acht Schichten, von denen Meckerziege
> meinte, dass es die Glasfasermatten seien.

Naja was meint Glasfasermatte? ist das jetzt eine Folie mit Kupfer 
oderist das der Kern der die Stabilität bringt?

Ich tendiere zur Zeit zu fünf Innenlagen und zwei außenlagen, muß mir 
aber das noch genauer ansehen.

IMHO sollte man nicht nur von Layern allgemein sprechen sondern denen 
Funktionen zuweisen, als da wären:

-Signallayer
-Groundlayer auch nach analog und Digital-ground getrennt
-Powersupply-layer
-hispeed Stripline im 'sandwich' zwischen zwei Groundlayer.

Die Aussenlagen sind gern Signallayer mitendrin liegt gern die 
Groundlayer und der Layer mit den Powersupply-Polygonen. Hat man mehrere 
Spannungen legt man gerne mehrere Powersupply-layer.

Anbei ein Beispiel für einen 4-Layer-Stack mit 2 signal-layer, einem GND 
und einem PWR.

in dem PDF wird das Zusammenfügen des PCB aus Layerfolien und Prepregs 
recht gut gezeigt: 
https://www.lpkf.com/fileadmin/mediafiles/user_upload/products/pdf/DQ/brochure_inhouse_multilayer_technology_de.pdf

Da a bisserl zum Unterschied prepreg, Laminat und core:
https://www.protoexpress.com/blog/prepreg-the-slice-of-cheese-in-your-pcb/

Das ist eine stinknormale vierlagige Leiterplatte. Drei Lagen waren in 
den Schliffen, die der TO angefertigt hat, gut zu sehen. Die vierte 
ergibt sich aus der Symmetrie.

Ärmel hoch schrieb:
> Anbei ein Beispiel für einen 4-Layer-Stack mit 2 signal-layer, einem GND
> und einem PWR.

Was ist der Sinn vom Layer 4 und kann ich den Layer 3 nicht auch durch 
Stütz-Kondensatoren ersetzen? Gegen Versorgungsspannungsschwankungen 
sind doch Digital-ICs recht robust, aber als Signal auf dem Layer 4 
würde ich mich nicht wohl fühlen. Ich würde natürlich auf den VCC 
koppeln und von da irgendwie wieder auf den Layer 2 zu kommen. Dabei 
würde ich meine Flanken munter als Klagelied in die Welt hinaus senden.

Christian B. schrieb:
> Es ist teurer 5 Lagen Aufbauten zu
> produzieren als 6 lagige, da man dann nämlich ein Laminat einseitig
> komplett abätzen muss.

Und der Preisunterschied zwischen teil-geätzt und voll-geätztz ist wie 
hoch?
Wahrscheinlich 0, wenn voll-geätzt billiger ist, da ma sich die Maske 
und den Bearbeitungsschritt fürs Photoresist auf der vollgeätzten Seite 
spart!

Also Re-engineering ist doch eine exakte Wissenschaft, da misst man das 
Untersuchungsobjekt aus und spekzuliert nicht über irgendwelche 
Preisgestaltung. Das macht im Schritt nach der Rekonstruktion, "wie kann 
man die geklonte Leiterplatte kostengünstiger produzieren?"

Den Schritt des Ausmessen vermisse ich weiterhin beim TO. Es finden sich 
keinerlei Angaben zur Dicke der Platine oder zur Gesamtlänge des 
Platinenschnittes in den Fotos. Da aber die Kupferbahnen typischerweise 
eine einheitliche Höhe (18/35/70 µm) und je nach Strombelastung Breite 
haben könnte man diese zur identifizierung der Strukturen heranziehen. 
Ebenso die typischen Dicken des Prepregs (bspw Isola’s FR406   5, 8, 
9.5, 14, 18, 21, 28, 35, 39, 47, 59, 93 mil) und Folien.

https://www.tecnotron-software.de/fileadmin/Dateiliste/Downloads/Dateien/Software/Stackup_Planning_Pt1.pdf
https://www.multi-circuit-boards.eu/leiterplatten-design-hilfe/lagenaufbau.html

Moskito schrieb:
> Oft gibt's eine Beschriftung.
> Ziffern 1 bis n, jeweils in einem Quadrat, nebeneinander angeordnet,
> jede Ziffer auf dem entsprechenden Layer.


Das nennt man wohl "layer mark" oder "continuous label". An diesem sieht 
man dann beim Übereinanderlegender layer eine Ziffernfolge. Beispiel 
fürs layout anbei.

Christian B. schrieb:
> Wieso sollte ich eine Seite komplett Absätzen, wenn ich so kostenlos zu
> einer weiteren Plane komme?

Weil immer irgendeiner rumgackert, das mehr layer mehr Kosten 
verursacht. Und so kostenlos kommt man nicht zum extra layer, auch 
dieser Layer muss eindesigned sein (layer stacks, mit Vias kontaktieren) 
und treibt wie jedes zusätzliche teil die Fehleranfalligkeit erst mal 
nach oben.

> Aus EMV Sicht ist das fast immer von
> Vorteil.

Ja, wenn man den Layer als Groundlayer ausführt, schirmt gegen Ein- und 
abstrahlung und kann als Stütz-C funkieren. Interessant wäre es jetzt 
eher die Fälle aufzuzählen, die nicht hinter "Fast immer" stehen, wo 
also eine ERxtra Voll-Cupfer-lage stört (bspw. weil statische ladungen 
bis zum latch-up sammelt  (ESD-Pistole,space) oder zuviel Wärme abführt 
(Löten, Rework))

> Außerdem kann die Platine sich verziehen, wenn sie unsymetrisch
> aufgebaut ist.

Jede Platine ist exakt betrachtet unsymmetrisch aufgebaut, deshalb wird 
sie ja unter Druck ausgehärtet, damit das Giessharz der Prepregs diese 
ausgleichen kann. Das "Unter Druck kleben" um Verziehen zu verhindern 
ist ein alter Trick aus Zeiten des Buchbinderhandwerks, auch die 
PCB-Gurus kochen nur mit Wasser ;-)

Und naturlich kann man aus 2n wie 2n+1 Kupferlagen weitgehend 
symmetrische Stapel bauen, solange der zentrale layer als Core taugt 
oder tauglich gemacht wird ((dicke) prepregs drunter und drüber)

Dort ein aussagekräftiges Schliffbild einer Platine:
https://de.wikipedia.org/wiki/Leiterplatte#/media/Datei:Bga_und_via_IMGP4531_wp.jpg

Da tatsächlich Kupferbahnen getroffen worden kann man an  diesem 
Kupferlagen anhand der Farbe identifizieren und zählen. Es sind wohl 2 
Außenlagen und zwei Innenlagen. Der Core ist sehr breit und enthält wohl 
zwei Tesxtillagen. Zwischen einer Cu-Aussenlage und Innenlage bedindet 
sich auch ein Textil.

An dem Bild vom TO ist kein Kupfer getroffen, man muß also anhand der 
Schichtstruktur erraten wo die Kupfertrgende Folie liegen könnte. 
Erschwerend kommt die geringe Auflösung hinzu, das PCB ist keine 80 
Pixel hoch abgebildet.

Im Vergleich mit dem Hochaufgelösten Schliffbild kann man vermüten, das 
es sich beim TO ebenfalls um 2 Außen- und zwei Innenlagen jeweils auf 
einer Trägerfolie handeln könnte, der Rest sind Vlieslagen zwischen den 
Folien oder Core als Vlies-stapel.

Christian B. schrieb:
> Ärmel hoch schrieb:
>> Zwischen einer Cu-Aussenlage und Innenlage bedindet sich auch ein
>> Textil.
>
> Erstens ist das Glasfasergewebe, das hat mit Textil nicht viel zu tun,

Doch, ein textiles Halbzeug kann sehr wohl als Textil bezecihnet werden, 
egal ob aus Natur-, Kunststoff- oder Mineralfasern. Erfahrenen 
Häuslebauer sollten auch die Begriffe Glas-, resp. Stein-Wolle bekannt 
sein. Zumal aus dem beschriebenen Schliffbild nicht das Material, sehr 
wohl aber die Struktur aus verbundenen flexiblen Fasern aka Textil 
ekennbar ist.

> Gemäß IPC sind immer mindestens 2 Prepreglagen zwischen 2
> Kupferlagen.

Dann ist die im Schliffbild gezeigte Platine eben nicht nach IPC 
gefertigt, im Bild ist jedenfalls nur eine Textillage zw. einer äußeren 
und der nächstfolgenden inneren Cu-Träger zu sehen. Ist halt wie beim 
Bier brauen, es muss nicht immer das deutsche Reinheitsgebot sein um ein 
süffiges Gebräu herzustellen. ;-)

Christian B. schrieb:
> Wenn es Fachbegriffe gibt sollte man sie in einem Fachforum auch
> verwenden. Unter Textil versteht man vernähte Stoffe. Das hat überhaupt
> nichts mit Platinen oder GFK zu tun.

Nein, vernäht ist keine zwingende Eigenschaften für ein Textil. Die 
Grundvoraussetzung für Textil sind verbundene flexible Fasern, was jeder 
in einem Nachschlagewerk selbst recherchieren kann. Genauso 
recherchierbar, das Prepreg zu den textilen Halbzeugen gezählt wird.

> 2. Hier geht es um Fahrzeugtechnik.
Es geht hier um das Schliffbild 
https://upload.wikimedia.org/wikipedia/commons/f/f6/Bga_und_via_IMGP4531_wp.jpg
, siehe Anhang. Das wird hier als Referenz herangezogen um die Anzahl 
der Cu-Lagen aus dem (suboptimalen) Bild des TO herauszulesen. Das ist 
schwierig, weil in dem TO-Bild im gegensatz zu dem Schliffbild keine 
Kupferbahnen aufgeschlossen worden. Also muss man anhand benachtbarte 
Struktuerelemente und Produktionsinherenter Symmetrien abschätzen, wo 
und wieviele Cu-träger im Stapel sein könnten. Also schaut man wo die 
Textilstrukturen (verbundene Fäden) im Referenzbild sind und schliesst 
dann darüber auf die Lage/Anzahl im TO-Bild. Und Im Referenzbild ist nun 
mal eine Textil-Lage zwischen den Cu-Trägern 3u.4 sowie 1u.2 und nur zw. 
2u.3 zwei.

Christian B. schrieb:
> Unter Textil versteht man vernähte Stoffe

Ach, dann sind gewirkte Strümpfe also keine Textilien? Strickmützen auch 
nicht?

Georg