In VHDL gibt es den Begriff der "static expression".
Das klingt zwar so ähnlich wie das C-Schlüsselwort, ist aber etwas
anderes (eher vergleichbar zu constexpr in C++).
Letzendlich heisst es nichts anderes, als daß ein VHDL-Konstrukt
(eigentlich) nicht synthesitierbare Elemente enthalten darf, solange es
so geschrieben wird, daß diese zur Synthesezeit vollständig (in
synthesitierbare Elemente) evaluiert werden können:
1 | architecture rtl of sintab is
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2 | type sinus_table_type is array(natural range <>) of signed(31 downto 0);
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3 | function sinus_table(start_value, end_value, step : real) return sinus_table_type is
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4 | constant table_size : natural :=
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5 | integer(ieee.math_real.ceil(
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6 | end_value - start_value) / step);
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7 | variable sintab : sinus_table_type(0 to table_size - 1);
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8 | begin
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9 | for i in sintab'low to sintab'high loop
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10 | sintab(i) := to_signed(integer(
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11 | ieee.math_real.sin(start_value + real(i) * step) *
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12 | 32767.0), sintab(i)'length);
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13 | end loop;
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14 | return sintab;
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15 | end function sinus_table;
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16 |
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17 | function isin(sintab : sinus_table_type; us : signed) return signed is
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18 | variable ret : signed(us'range);
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19 | begin
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20 | ret := sintab(to_integer(us mod sintab'length));
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21 | return ret;
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22 | end function isin;
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23 |
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24 | constant PI : real := 3.1415926;
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25 | constant stab : sinus_table_type := sinus_table(0.0, 2.0 * PI, 0.01);
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26 | begin
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27 | calc : process
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28 | begin
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29 | wait until rising_edge(clk);
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30 | res <= isin(stab, arg);
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31 | end process calc;
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32 | end architecture rtl;
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