Hallo,
ich habe nun zum ersten mal auf einem selber gebauten Board einen FPGA
und uC miteinander verbunden via 8 Bit breiten Daten- und Adressbus.
Und soweit funktioniert alles perfekt!
Nun habe ich aber ein paar fragen.
Grundsätzlich: der uC führt das interne CPU-Taktsignal nach aussen, und
dieses ist mit dem FPGA verbunden. Alle Signale vom uC sind zu diesem
Taktsignal synchron, weshalb ich mir dachte, dass ich die
Einsynchronisierung der einzelnen Signale sparen kann (was ich hier im
Forum gelesen habe - anscheinend ist das zulässig).
So, ich habe im FPGA nun verschiedene "Register", auf die der uC
zugreifen kann, wo bestimmte Daten gelesen oder geschrieben werden.
Mit folgendem Code wird dies realisiert:
1 | signal q : std_logic_vector(7 downto 0);
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2 | signal register1 : std_logic_vector(7 downto 0);
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3 | signal register2 : std_logic_vector(7 downto 0);
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4 |
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5 | process begin --write
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6 | wait until falling_edge(clk);
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7 | if ce = '0' and oe = '1' and we = '0' then
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8 | if adressbus = 0 then
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9 | register1 <= datenbus;
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10 | elsif adressbus = 1 then
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11 | register2 <= datenbus;
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12 | end if;
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13 | end if;
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14 | end process;
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15 |
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16 | process begin --read
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17 | wait until falling_edge(clk);
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18 | if ce = '0' and oe = '0' and we = '1' then
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19 | if adressbus = 0 then
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20 | q <= register1;
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21 | elsif adressbus = 1 then
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22 | q <= register2;
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23 | else
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24 | q <= (others => '0');
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25 | end if;
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26 | end if;
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27 | end process;
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28 |
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29 | datenbus <= q when ce = '0' and oe = '0' and we = '1' else (others => 'Z');
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so könnte man das beliebig weiter stricken und für jedes Register eine
if-Abfrage machen. Das gefällt mir aber nicht so recht; geht das auch
irgendwie eleganter?
dann, die nächste Frage. Ich habe in einem Register die Bits INTEN,
SWINT, IRQF, SRST und TST. Jedes der Bits ist in Wirklichkeit natürlich
ein Signal im FPGA, womit sich dann irgendwelche Dinge ein-, aus- oder
umschalten lassen. Was ist besser:
1 | process begin --write
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2 | wait until falling_edge(clk);
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3 | if ce = '0' and oe = '1' and we = '0' then
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4 | if adressbus = 3 then
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5 | INTEN <= datenbus(0);
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6 | SWINT <= datenbus(1);
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7 | IRQF <= datenbus(2);
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8 | SRST <= datenbus(3);
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9 | TST <= datenbus(4);
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10 | end if;
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11 | end if;
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12 | end process;
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13 |
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14 | process begin --read
|
15 | wait until falling_edge(clk);
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16 | if ce = '0' and oe = '0' and we = '1' then
|
17 | if adressbus = 3 then
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18 | q <= "000" & TST & SRST & IRQF & SWINT & INTEN;
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19 | else
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20 | q <= (others => '0');
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21 | end if;
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22 | end if;
|
23 | end process;
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oder das:
1 | process begin --write
|
2 | wait until falling_edge(clk);
|
3 | if ce = '0' and oe = '1' and we = '0' then
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4 | if adressbus = 3 then
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5 | testregister <= datenbus;
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6 | end if;
|
7 | end if;
|
8 | end process;
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9 |
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10 | process begin --read
|
11 | wait until falling_edge(clk);
|
12 | if ce = '0' and oe = '0' and we = '1' then
|
13 | if adressbus = 3 then
|
14 | q <= testregister;
|
15 | else
|
16 | q <= (others => '0');
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17 | end if;
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18 | end if;
|
19 | end process;
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20 |
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21 | INTEN <= testregister(0);
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22 | SWINT <= testregister(1);
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23 | IRQF <= testregister(2);
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24 | SRST <= testregister(3);
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25 | TST <= testregister(4);
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Funktionieren tut, gemäss meinen Experimenten, beides. Aber ich bin
sicher, wenn es funktioniert, muss es noch nicht unbedingt gut sein :-)
Ich bin gespannt auf eure Posts.
