"expecting End" - Fehler in Modelsim

David H. (david_h1) OP 22.05.2015 19:15 #4137926

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Hallo Forum,

ich versuche im Moment in VHDL einen Automaten zu erstellen, der dir 
Drehrichtung und Drehgeschwindigkeit eines Motors analysiert.

Bei der Umsetzung in VHDL mithilfe von Modelsim stoße ich jedoch auf ein 
Problem, da ich eine Fehlermeldung erhalte und ich nicht weiß, was genau 
ich falsch mache. Andere Beiträge und die Googlesuche haben mir nicht 
geholfen, also hoffe ich, dass mir hier jemand weiter helfen kann.

Hier ist erst mal der Code (Der Teil für den Ausgang ist übrigens nur 
provisorisch):

entity IDG is
  port(   CLK, RESET, ENABLE : in bit; -- sekundäre Eingangssignale
      PHI  :in bit_vector(1 downto 0); -- Eingangsvektor
     A    :out bit_vector(1 downto 0) ); -- Ausgangsvektor
architecture SEQUENZ of IDG is
  type ZUSTAENDE is (V00, V00I, V10, V10I, V11, V11I, V01, V01I, R01, R01I, R00, R00I, R10, R10I, R11, R11I, Fehler); -- Aufzählungstyp
  signal ZUSTAND,FOLGE_Z: ZUSTAENDE ; -- Prozess-Kommunikation
Z_SPEICHER: process(CLK, RESET) -- Zustandsaktualisierung
  if RESET = '1' then ZUSTAND <= V10 after 20 ns;
  elsif CLK = '1' and CLK'event then
    if ENABLE = '1' then ZUSTAND <= FOLGE_Z after 20 ns;
    end if;
  end if;
end process Z_SPEICHER; 
UE_SN: process(PHI, ZUSTAND) -- Folgezustandsberechnung
  case ZUSTAND is
    when V00 =>  if PHI = "10" then FOLGE_Z <= V10I;
      else if PHI = "01" then FOLGE_Z <= R01I;
      else if PHI = "00" then FOLGE_Z <= V00;
      else if PHI = "11" then FOLGE_Z <= Fehler;
      end if;
    when V10 =>  if PHI = "10" then FOLGE_Z <= V10;
      else if PHI = "01" then FOLGE_Z <= Fehler;
      else if PHI = "00" then FOLGE_Z <= R00I;
      else if PHI = "11" then FOLGE_Z <= V11I;
      end if;
    when  V11 => if PHI = "10" then FOLGE_Z <= R01I;
      else if PHI = "01" then FOLGE_Z <= V01I;
      else if PHI = "00" then FOLGE_Z <= Fehler;
      else if PHI = "11" then FOLGE_Z <= V11;
      end if;
    when  V01 => if PHI = "10" then FOLGE_Z <= Fehler;
      else if PHI = "01" then FOLGE_Z <= V01;
      else if PHI = "00" then FOLGE_Z <= V00I;
      else if PHI = "11" then FOLGE_Z <= R11I;
      end if;
    when R00 =>  if PHI = "10" then FOLGE_Z <= V10I;
      else if PHI = "01" then FOLGE_Z <= R01I;
      else if PHI = "00" then FOLGE_Z <= R00;
      else if PHI = "11" then FOLGE_Z <= Fehler;
      end if;
    when R10 =>  if PHI = "10" then FOLGE_Z <= R10;
      else if PHI = "01" then FOLGE_Z <= Fehler;
      else if PHI = "00" then FOLGE_Z <= R00I;
      else if PHI = "11" then FOLGE_Z <= V11I;
      end if;
    when  R11 => if PHI = "10" then FOLGE_Z <= R01I;
      else if PHI = "01" then FOLGE_Z <= V01I;
      else if PHI = "00" then FOLGE_Z <= Fehler;
      else if PHI = "11" then FOLGE_Z <= R11;
      end if;
    when  R01 => if PHI = "10" then FOLGE_Z <= Fehler;
      else if PHI = "01" then FOLGE_Z <= R01;
      else if PHI = "00" then FOLGE_Z <= V00I;
      else if PHI = "11" then FOLGE_Z <= R11I;
      end if;
    when V00I => FOLGE_Z <= V00;
    when V01I => FOLGE_Z <= V01;
    when V11I => FOLGE_Z <= V11;
    when V10I => FOLGE_Z <= V10;
    when R00I => FOLGE_Z <= R00;
    when R01I => FOLGE_Z <= R01;
    when R11I => FOLGE_Z <= R11;
    when R10I => FOLGE_Z <= R10;
    end case;
end process UE_SN;
AUS_SN: process(ZUSTAND) -- Ausgangssignalberechung
  case ZUSTAND is
    when V00 => A <= '10' after 20 ns;
    when others => A <= '00' after 20 ns;
  end case;
end process AUS_SN;
end SEQUENZ;


Und hier die Fehlermeldung:

vcom -work work -2002 -explicit -stats=none 
C:/Modeltech_pe_edu_10.4/examples/IDG.vhd
Model Technology ModelSim PE Student Edition vcom 10.4 Compiler 2014.12 
Dec  3 2014
-- Loading package STANDARD
-- Compiling entity IDG
-- Compiling architecture SEQUENZ of IDG
** Error: C:/Modeltech_pe_edu_10.4/examples/IDG.vhd(31): near "when": 
(vcom-1576) expecting END.

Ich hoffe jemand kann mir mit dem Problem weiter helfen, danke im 
Vorraus.

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