Addition von std_logic_vector?

In der Tat, weil Vektoren dimensionslos sind und die Synthese da mehrere 
Optionen hätte, das auszuführen. Du musst die Vektoren vorher "casten" 
und mit z.B. signed umsetzen. Dabei kommt es aber darauf an, welches 
Datenformat Deine Zahlen haben.

In Deinem Fall meinst Du wahrscheinlich:

data_out <= std_logic_vector (unsigned(data1_in) + unsigned(data2_i));

Bei Brüchen (fractional) sieht es aber anders aus und auch, wenn eine 
der beiden Zahlen im Zweierkomplement vorliegt.

Wenn du keine fractions verwendest, kannst du das einfacher machen, 
indem Du direkt mit den (Ganz-)Zahlen rechnest, z.B. Integer.

Solche Rechnungen mit Vektoroperationen macht man eigentlich nur in 
Sonderfällen, bei Rohdaten und wenn es praktisch nichts zu rechnen gibt.

Danke, so funktioniert das nun! Ich habe es mir ja schon gedacht, dass 
es mit den Vektoren zusammenhängen muss.

Ich hab nun gleich ein weiteres Problem. Ich möchte einen Multiplexer 
erstellen, der abhängig von einer beliebigen Anzahl an Eingängen ist. 
Kann man diese Aufgabe durch eine for-loop lösen?

Wenn ich hier nun den Programm-Rahmen kurz skizziere, dann sieht das nun 
so aus:

1

entity multiplexer is

2

3

  Generic(n : Integer := 8);

4

  --Ist diese for-loop überhaupt in der Entity richtig platziert und wo muss ich das x vorher deklarieren?

5

  for n in x-1 downto 0 generate

6

    Port(...)

7

  end loop;

8

9

end multiplexer;

10

11

12

13

architecture Behavioral of multiplexer is

14

15

begin

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17

18

end Behavioral;

Meine Probleme die ich nun mit dem Multiplexer habe sind, dass ich nicht 
recht weiß, ob die Definition der for-loop in der Entity richtig ist und 
ob ich das x richtig instantiiert habe...

Danke für die etwaigen Antworten!

Jürgen Schuhmacher schrieb:
> Du musst die Vektoren vorher "casten"
> und mit z.B. signed umsetzen. Dabei kommt es aber darauf an, welches
> Datenformat Deine Zahlen haben.
Siehe auch dort:
http://www.lothar-miller.de/s9y/categories/16-Numeric_Std

Achim S. schrieb:
> Tob Ias schrieb:
>> Ich möchte einen Multiplexer
>> erstellen, der abhängig von einer beliebigen Anzahl an Eingängen ist.
>
> du wolltest wahrscheinlich schreiben:
>    for i in n-1 downto 0 generate...
>
> funktionieren würde stattdessen:
>
>   Generic(n : Integer := 8);
>   Port (
>    eingaenge: in std_logic_vector(n-1 downto 0);
>    ....

Vielen Dank für deine Antwort. Ich hab nun versucht einen Multiplexer zu 
erstellen. Mit der von dir angegebenen Portmap (ohne Umweg über eine 
for-loop) gibt's auch keine Probleme, wenn ich den Syntax durch die IDE 
checken lassen will.

Aber in der Architecture des Multiplexers gibt es ein Problem. Hier hat 
dies wohl wieder irgendwie mit den verwendeten Vektoren zu tun.
Die Fehlermeldung lautet: "AND can not have such operands in this 
context."



Hier noch mein VHDL-Code:

1

library IEEE;

2

use IEEE.STD_LOGIC_1164.ALL;

3

use IEEE.NUMERIC_STD.ALL;

4

5

entity multiplexer is

6

7

  Generic(n : Integer := 8);

8

  Port(  inputs_A  : in STD_LOGIC_VECTOR (n-1 downto 0);

9

      inputs_B  : in STD_LOGIC_VECTOR (n-1 downto 0);

10

      SEL    : in BIT;

11

      nE      : in BIT;

12

      C_out    : in STD_LOGIC_VECTOR (n-1 downto 0));

13

14

end multiplexer;

15

16

17

18

architecture Behavioral of multiplexer is

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20

begin

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22

  --unbedingte Signalzuweisung für Multiplexer

23

  C_out <= (inputs_A AND NOT(SEL)) OR (inputs_B AND SEL) or nE;

24

25

end Behavioral;

Was muss ich an dieser unbedingten Signalzuweisung ändern, dass der 
Multiplexer korrekt erstellt wird? Ein einfaches

1

std_logic_vector(unsigned(inputs_A))

, wie in der Frage vorher, tut's jedenfalls nicht. Da bekomme ich gleich 
noch mehr Fehler: "AND can not have such operands in this context." und 
"type conversion std_logic_vector is not an array index prefix.".

Vielleicht kann mir ja nochmal jemand weiterhelfen! Danke!

Der AND Operator kann nicht einen Vektor mit einen einzelnen Bit 
vergleichen/verUNDen. Wie auch?

Wenn du einen Vektor zusammenhängen willst,vdann brauchst du den & 
Operator (Concatenation)...

Lothar Miller schrieb:
> Der AND Operator kann nicht einen Vektor mit einen einzelnen Bit
> vergleichen/verUNDen. Wie auch?
>
> Wenn du einen Vektor zusammenhängen willst,vdann brauchst du den &
> Operator (Concatenation)...

Wäre es auch eine Möglichkeit den Select- und notEnable-Eingang vom 
STD_LOGIC_VECTOR anzugeben?
Dann verschenke ich zwar "Speicherplatz", aber wenn man mal davon 
absieht, sollte es funktionieren, oder? Der Syntax Check läuft 
jedenfalls durch.

Dann noch kurz eine Frage zum Concatenation-Operator:
Ich will ja nicht einfach an einen Vektor ein Bit konkatenieren, sondern 
logisch miteinander verknüpfen! Wie stellst du dir das dann vor?