than 1.5 V, the 2N5089 transistor is OFF, allowing the voltage at ‘X’ to rise exponentially with an approximate time constant of 600 μs as required by some EEPROMs. The linear regulator amplifies the voltage at ‘X’ by four, generating the required V PP output voltage
gleich alles ausprobieren kann. Und das geht ja mit den 8051-ern mit Bootloader ganz leicht (z.B. AT89C51ED2). Dann kann man sogar im Feld, wenn man ein Bug entdeckt, sofort updaten. Auch im fertigen Gerät noch nen MAX202 und nen Sub-D 9pol. einzubauen, kost ja nix. Peter P.S.: Wenn ich
auf deren Webseiten nachsehen. Der obige Typ müßte einer sein (ohne Gewähr). Ich benutze den AT89C51CC01UA, weil ich CAN brauche. Peter
ohne Handshake oder lange Wartezeiten geht da überhaupt nichts. Als SPI-Slave würde ich nur den AT89LP4051 nehmen. Der hat auch nen Sendepuffer und Interuptprioritäten, d.h. er kann sämtliche anderen Interrupts unterbrechen, sobald die SPI-Kacke am Dampfen ist. Peter
instruction must be inserted as indicated in Figure 35. The out instruction sets the "SYNC LATCH" signal at the positive edge of the clock. In this case, the delay tpd through the synchronizer is 1 system clock period.''
Variante ohne Das ist ein generelles Problem aller 1-Zyklus-MCs, auch bei den neuen 8051-ern (z.B. AT89LP4052) ists auch so. Man muß mehrere Sachen machen, hat aber nur einen Taktzyklus. Also macht man mehreres parallel, d.h. der eine Befehl wird komplettiert, während der nächste schon beginnt.
lassen, damit die AVRs das nächste Byte in das Senderegister stellen können. Etwas besser sind da die AT89LP4051, die haben noch ein Byte Puffer und Interruptprioritäten, damit sollten die 4MHz klappen. Ich kenne ja nur die ARM7 (LPC2xxx), und die haben ein I2C, womit man wesentlich besser MCs vernetzen
es kann nie einer zu langsam sein. Obwohl ich ja bei Vernetzung eindeutig CAN favorisiere (z.B. AT89C51CC03), ist ein rundum sorglos Protokoll. Und das Programmieren kann gleich über den CAN mit erfolgen (Custom-Bootloader). Peter
specified0 toA WR A3,t the leading edge of WR . 10 13 Input (WRite) Make sure that RD and WR are never low at the same time. Output data to 0 to D3from the register at the address specified 0 to 3, RD while RD is low. 8 11 Input (ReaD) Make sure that RD and WR are never low at the same time. When CS i1 high
Hallo, ich versuche gerade für ein Projekt an der Uni eine PWM mit dem AT89LP2052/4052 zu realisieren. Eigentlich ganz einfach dachte ich. Ich habe dazu unten mal meinen Code eingefügt. Diese Funktionen werden dann von einem anderen Programm aufgerufen. Mein erstes Problem
bei den Dokumenten hoffentlich reichlich Informationen zu Ihren Fragen. Ich habe dort für PWM mit AT89LP2052/4052 auch ein paar Assembler Beispiele. Mit den besten Grüßen J.Hulzebosch
Beim LP2052 ist ein neuer Pin dazugekommen SS (Slave Select-low active). Aus dem Datenblatt bin ich nicht so recht schlau geworden, was die Funktion von SS betrifft. Anscheinend kann man SS nicht einfach statisch auf LOW setzen um zu programmieren, denn (S.74): "SS should be brought low before the first in a command is sent and brought back high after the final byte in the command has been sent." Hat jemand diesen µ schon mal programmiert? Gruß Jack
Bis etwa 500kHz Impulsrate kann man das doch bequem in Software machen. Oder man stellt z.B. nen AT89LP2052 dafür ab, der dann über UART oder SPI die Zählerwerte an den Hauptprozessor sendet. Peter
enocder input", wie ich gerade bei Reneasas gelernt habe) und ein paar PWM Ausgängen. Habe mit dem AtMega8 auch schon mal 'nen (einfachen) PI-Regler programmiert (100Hz). Mit der Berechnung der Regelung war der schon sehr gut beschäftigt! Wenn man dann noch die A/B-Signale ein ext.Int. Pins hängt
Buck Converter The LT1074 is available in low cost TO-220 or TO-3 U packages with frequency pre-set at 100kHz and current DESCRIPTIO limitat6.5A(LT1076=2.6A).A7-pinTO-220packageis The LT1074 is a 5A (LT1076 is rated at 2A) monolithic also available which allows current limit to be adjusted bipolar switching
Verdacht zu bestätigen, wenn man sieht, dass "Four-level Interrupt Priority" als new feature bei den AT89LP2052/LP4052 aufgeführt wird. Frank
[Ergänzung] Hmm... ich habe auf das Datenblatt des AT89S2051 verwiesen... weiss nicht inwiefern der Controller zum AT89C2051 kompatibel ist... Gruß, Magnetus
sehr deutlich gemerkt, als ich C-Programme vom 8051 auf den AVR portiert habe. Was bequem in einen AT89C2051 paßte, ging nie in einen ATtiny2313 rein. Für die C-Programmierung habe ich mich daher auf den ATmega8 eingeschossen, obwohl die Pinzahl eines ATtiny8313 dicke reichen würde, wenn es ihn bloß
auf die tiny461/861 :-) Die sind am Kommen. Ansonsten zu Deinem Problem mit dem tiny2313 versus AT892051 kann ich nur vermuten, dass Du da vielleicht den falschen Compiler befragt hast. Allerdings, ich gebe zu, gibt es da durchaus einen Grenzbereich... Gruß Johannes
zu senden, wenn Du nicht ellenlange Wartezeiten oder ein cleveres Handshake einbaust. Z.B. die AT89LP4052 (8051-Derivat) haben dagegen gepuffertes SPI und Interruptprioritäten, damit kriegt man dann full-Speed-Slaves hin. Peter
Hi Daniel, vielen Dank für das Angebot. Meine Adresse : mario.dunst (at) gmx (punkt) de Gruß Mario
Eine Beschreibung mit Teileliste findet man jetzt unter: http://www.comteam.at/~alex/bilder_fraese/beschreibung.html Und neue bessere Bilder unter: http://www.comteam.at/~alex/bilder_fraese/fotos
interface 2.3 Display Support • 4-bit monochrome LCD interface • Maximum resolutions supported: 640x240 at 1 bpp 320x240 at 2 bpp 240x160 at 4 bpp • 1/2-duty to 1/256-duty LCD drive 2.4 Display Modes • 1/2/4 bit-per-pixel color depth support • Text, graphics and combined text/graphics display modes • Three
normal; REV=1:inverse display) CG-/SEG-RAMblink (BE=0: disable; BE=1: enable) 1 0 0 0 0 1 DL N RE BE LP LP=0: normal mode; LP=1: low power mode 39µs CG RAM 0 0 0 0 1 AC Sets the CG RAMaddress. CG RAMdata is sent39µs Address Set and received after this setting. SEG RAM Sets the SEG RAMaddress. SEG RAMdata
is a '0,' one ing itself when VCC falls between V PFD (max) and V (min) (see Figure 19., page 25). At this time, or more READ cycles will occur (see Figure 11 PFD and Figure 12., page 12). the Reset pin (RST ) is driven active and will re- Data transfers can occur one byte at a time or in main active
retention period from the in Table 1-18 on page 1-34, which most closely matches the application, is 25% at 125°C with 75% at 110°C. following table. Performance retention in this example is at least 16.0 Evaluate the percentage of time spent at the highest years. temperature, then determine the next highest
nOutBufferSizeÑSpecifies the size (in bytes) of the buffer pointed to by lpOutBuffer. Specify zero to return only the length of the Device ID string in lpBytesReturned. lpBytesReturnedÑPoints to a DWORD that receives the actual size (in bytes) of the data stored into lpOutBuffer
derivation, the design is optimized to 24 ▯ 0.8 ▯ 5.0 ▯ ǒ –6 ▯ 5.4 ▯ 10–6 meet the assumed conditions. At Vin(min) operation is at the 853 ▯ 10 onset of continuous mode and the output current capability will be greater than 50 mA. At in(nom).e., 24 V, the current ▯ 115 mA limit will activate slightly above
only a few bytes every few sec- onds. A device such as an oscilloscope can transfer several megabytes at a time. A large amount of data requires a faster GPIB interface. • Typicalapplicationofthedevice–inaproductiontestenvironment,aslowdevicecanincreasetestingtime,there- fore increasing testingcost. Ina
0303 Part 1 (Comparative Tracking Index) Isolation Group IIIa IIIa Material Group (DIN VDE 0110, 1/89, Table 1) IEC/EN/DIN EN 60747-5-2 Insulation Related Characteristics Description Symbol PDIP Option 060 SO-8 Option 60 Units InstallationclassificationperDINVDE0110/1.89,Table1 forratedmainsvoltage ≤
charger e pass transistor and charge current sensing resistor are allmode l integrated inside the LP3947. n 100mA to 500mA charge current range, in USB mode L The LP3947 operates in four modes: pre-qualification, con- LLP Package Power Dissipation: 2.7W at A = 25˚C - stant current, constant voltage
/*-------------------------------------------------------------------------- AT89LP2052.H Header file for the Atmel AT89LP2052. Copyright (c) 1988-2002 Keil Elektronik GmbH and Keil Software, Inc. All rights reserved. -------------------------------------------------------------
diagram is shown in Figure 4 on page 14. When the device is disabled (see Table 13 on page 32), with CEx at V IH and RP# at V , tIH standby mode is enabled. When RP# is at V , a further power-down mode is enabled which IL minimizes power consumption and provides write protection during reset. A reset time
as to have the circuitry working. When the hour digit and the AE of data are set, alarm will occur at the specified minute regardless of the date and time. In other words the alarm will occur at the specified minute of every hour. Similarly, when minute and hour are set to AE, alarm occurs at the specified
specifying the next data read access, the previously accessed address and data appear OUTS. SIN : Input at leading edge of SCK SOUT : Output at trailing edge of SCK Additional information · When CS0 is "L", the serial address data input at S INare read at the leading edge of SCK . Next, when WR = "H" is taken
specifying the next data read access, the previously accessed address and data appear OUTS. SIN : Input at leading edge of SCK SOUT : Output at trailing edge of SCK Additional information · When CS0 is "L", the serial address data input at S INare read at the leading edge of SCK . Next, when WR = "H" is taken
cathode • Working voltage range: nom. 1.8 to 43 V (E24 range)2 anode • ImprovedZIVZcharacteristic at low currents (Z = 50 A). This results in a noise free and sharp breakdown knee. APPLICATIONS handbook, halfpage 1 2 • General regulation functions, where low noise at low currents is required ▯ • Low
Ist mir auch ein Rätsel, warum die AVRs kein gepuffertes SPI haben, wie z.B. der AT89LP4052 oder C8051F330. Da kann man dann das nächste Byte schon schreiben, während das alte noch rausgeschoben wird. Peter
normal; REV=1:inverse display) CG-/SEG-RAM blink (BE=0: disable; BE=1: enable) 1 0 0 0 0 1 DL N RE BE LP LP=0: normal mode; LP=1: low power mode 39µs CG RAM Sets the CG RAM address. CG RAM data is sent Address Set 0 0 0 0 1 AC and received after this setting. 39µs SEG RAM 1 0 0 0 1 * * AC Sets the SEG RAM
devicw tbr any appUcaBoas other than thrue applications for gsmal electi& equrpPacnt recommend by SHAlw at (I). a) This device is dcsighed for guleral eIeckwlfc cquipmcnt MainuswofthbdevkeareasiWxvs; l OA quipment - AVquipment l Home appilance l Telecommunication lToo&g machine lComputer, etc. [ equipmentIT
the 32.768 kHz clock 7.10 Oscillator and divider mode with the 24 h format on the first of January at 0.00.00: 00. A 1 Hz square wave with 50% duty cycle A 32.768 kHz quartz crystal has to be connected to OSCI appears at the interrupt output pin (starts HIGH). (pin 1) and OSCO (pin 2). A trimmer capacitor
to VA15, VRD, VWR and VCE are TTL-level inputs. 2. SEL1 is CMOS-level inputs. YD, XD0 to XD3, XSCL, LP, WF, YDIS are CMOS-level outputs. 3. RES is a Schmitt-trigger input. The pulsewidth on RES must be at least 200 s. Note that pulses of more than a few seconds will cause DC voltages to be applied to
derivation, the design is optimized to 24 ▯ 0.8 ▯ 5.0 ▯ ǒ –6 ▯ 5.4 ▯ 10–6 meet the assumed conditions. At Vin(min) operation is at the 853 ▯ 10 onset of continuous mode and the output current capability will be greater than 50 mA. At in(nom).e., 24 V, the current ▯ 115 mA limit will activate slightly above
derivation, the design is optimized to 24 ▯ 0.8 ▯ 5.0 ▯ ǒ –6 ▯ 5.4 ▯ 10–6 meet the assumed conditions. At Vin(min) operation is at the 853 ▯ 10 onset of continuous mode and the output current capability will be greater than 50 mA. At in(nom).e., 24 V, the current ▯ 115 mA limit will activate slightly above
normal; REV=1:inverse display) CG-/SEG-RAMblink (BE=0: disable; BE=1: enable) 1 0 0 0 0 1 DL N RE BE LP LP=0: normal mode; LP=1: low power mode 39µs CG RAM 0 0 0 0 1 AC Sets the CG RAMaddress. CG RAMdata is sent39µs Address Set and received after this setting. SEG RAM Sets the SEG RAMaddress. SEG RAMdata
