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Eigenen 8-Bit-Prozessor realisieren
den Picoblaze von Xilinx an, der ist top! Da ist auch alles erklärt und es gibt eine vollständige VHD-Beschreibung. >->Sollte ich so ein Vorhaben mittels eines FPGA bzw. mit VHDL >realisieren, Ist sinnvoll. > oder tut es ein einfaches Simulationsprogramm, wie Logisim >auch? Kann sein
man einen Befehlssatz und einen > ASM, oder Compiler. Das wäre was gewesen für ein Projekt der 90er. Ich würde im Traum nicht mehr auf die Idee kommen, eine CPU zu bauen. Wozu? MAn kriegt sie ja am Ende hin, hat aber nichts Gescheites. Wenn, müsste es eine Spezial-CPU- sein, die eine Sonderaufgabe
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Komponente Warnung: node of sequential type is unconnected in block
blutiger Anfänger, also verzeiht mir bitte eventuelle dumme Fragen und Fehler. Ich habe mir in einer .vhd-Datei folgenden Addierer gebastelt: [vhdl] entity a1 is Port ( clk: IN std_logic; a1_a : in STD_LOGIC_VECTOR (39 downto 0); a1_b : in STD_LOGIC_VECTOR (39 downto 0); a1_sum : out
der Synthese sehr viele Warnungen: node ... of sequential type is unconnected in block. Mehr als 90 Warnungen sind einfach nicht gut, oder? Allerdings funktioniert alles, mit einer Testbench getestet. Was habe ich da "unschönes gemacht"? Hintergrund: Ich muss eine komplexe Berechnung in HW realisieren
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Altera + VHDL
counter) + 1); macht folgende Fehlermeldung: Error (10409): VHDL Type Conversion error at VHDL_File_02.vhd(25): converted type of object near text or symbol "std_logic_vector" must match UNSIGNED type of target object @Axel: ich habe den RESET und ENABLE rausgenommen -> Kein Ergebniss. Ich teste den
, wenn Du auf der positiven und der negativen Flanke sampelst oder gleich mehrere Takte nutzt, die 90/180/270 verschoben sind. Dann hätte ich da noch 2 Spezialtricks, die ich noch nicht in der Literatur gefunden habe, die aber glänzend funktionieren. Leder personal IP :D Wäre aber interesannt zu
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Open Bench Logic Sniffer - FPGA läuft nicht an
winbin\ols-loader -boot -p:com4 pause cd PIC_firmware fw_update -e -w -m flash -vid 0x04D8 -pid 0xFC90 -ix OLSv1.firmware.v3.0.hex #fw_update -e -w -m flash -vid 0x04D8 -pid 0xFC90 -ix OLSv1.04-firmware-v2.3 pause cd .. winbin\ols-loader -run -p:com4 So. Hat jetzt jemand ne Idee wie ich auf
gadgetforge.gadgetfactory.net/gf/project/butterflylogic/scmsvn/?action=browse&path=%2Ftrunk%2FVHDL_Core%2Fcore.vhd&view=markup [vhdl] .... entity core is GENERIC ( MEMORY_DEPTH : integer := 6 ); Port ( clock : in STD_LOGIC; extReset : in STD_LOGIC; ... reset
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Bytefehler beim Schreiben ins DDR2
DCMs. Die erste DCM erhöht die Frequenz und die 2. erzeugt das eigentliche Clock-Signal und die um 90° verschobene Phase. Das scheint auch zu funktinieren. Könntest du bitte dein funktionierendes ucf-File schicken? Bin dankbar für jeden Tipp. Grüße Subjekt5
> Die erste DCM erhöht die Frequenz und die 2. erzeugt das eigentliche > Clock-Signal und die um 90° verschobene Phase. Das scheint auch zu > funktinieren. > > Könntest du bitte dein funktionierendes ucf-File schicken? Hab hier eins gefunden, weiss aber nicht 100%, ob es das letzte ist, habe
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Fehler in der Übertragung
Hey, hab die Dateien in einem Texteditor zwischengespeichert... Im Orgnial enden sie auch mit *.vhd bzw. *.cpp Der Addierer sitzt vor dem DCFIFO (Mit unterschiedlichen Eingang und Ausgang Breiten) Code für den Addierer ist jetzt untenstehend. Den Code zum FIFO hab ich via MegaWizard erstellen
habt ihr gemacht damit ihr das Timing einhaltet? Arbeitet ihr mit einer PLL die das 60MHz Signal um 90/270° verschiebt?
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Vector-Integer
kommt beim compilieren die Fehlermeldung: Error (10621): VHDL Use Clause error at LCD_Transmitter.vhd(90): more than one Use Clause imports a declaration of simple name "unsigned" -- none of the declarations are directly visible Was habe ich darunter zu verstehen. Vielleicht kann mir jemand helfen
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Mips assembler
lange hast du für den Einstieg gebraucht? Nicht allzu lange - hauptsächlich aber, weil ich seit den 90ern mit MIPS zu tun habe (habe u.a. an den Linux-Portierungen auf DECstations und Siemens MIPS-Systeme mitgemacht und diversen embedded-Kram mit MIPS entwickelt) und auch schon einiges Vorwissen in VHDL
ISE lässt darauf schließen, dass der Knackpunkt die Multiplizier/Division Einheit ist. Datei mult.vhd Da sind sicher noch 20Mhz drinnen. Ich glaube, das wird noch eine spannende CPU. Es ist ein Softcore, der es mit dem Microblaze aufnehmen könnte.
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eigenartige Post-Fit Simulation
hier das VHDL Test Bench was ich benutze... Der Fehler tritt nicht auf, wenn ich in der CONTROLLER.vhd beim Reset die Signale RAM_RD und RAM_WR mit 0 anstatt mit 1 zurücksetze. Eventuell ist dies ja eine Eigenheit der Hardware von der ich nichts weiß. Leider habe ich auch keinen Anhaltspunkt wonach
kannich mir schwer vorstellen, der Timing Report zeigt mir zumindest eine maximale Clockfrequenz von 90MHz. Auch sonnst wird keien Warnung ausgegeben, aber ich bin noch nciht so geübt was das durchschauen des Reports angeht, daher hänge ich dir die gezipten HTML-Seiten mal an, vieleicht siehst du da was
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Gibt es ein Epoxidharz, das bei der Verarbeitung geruchsneutral ist?
hash=item4b64bb4d81:g:fLEAAOSwgqNdg4WM&amdata=enc%3AAQAFAAACcBaobrjLl8XobRIiIML1V4Imu%252Fn%252BzU5L90Z278x5ickkn%252FxOjUWJaPS4k7WidNakSXE8hvOJrLchEA78uHBH1XdGHFMxf91GyugynYCL7xAvI7bOSoRiTBQMJzX1P1BilKjxV9hft8g2G%252FfOqIM6eZ8qnw92GQvJ7qHVVGse6bVLEV78CF6ioMd%252F1H7DCeJkW0Lw9CKnBGPHekSGVQzZTY80FVUKwPcWUmz2GTDWfYujGAJlbMvBRMxrmkGAs1jfI
252BSANhhttCqaqjwKsakRVnHkxGlosZXwhV4nltHGXB8eKf1P%252FCNuhWuVQEnj0fHLDhNAd5qu8BUFiHC4ehp0%252FwgTUMTYCFlbvims7rK814CcxVHdQr7%252BcVVSRwAK5mZQA0SKiil1zOyfgaIyp3JoLnk%252FnY4ZdXFAoqVkF4PdUunCKx9Tlubpjuka61IaRHUU5qP7UBpQZbLDqhRbQpxLNsI2PhArabGtAp6tv3NYCq6PejWgl1CnZhSZ5GxbU8RoJDnkRrsYsHwR2Ou9pOdJugzXs6ewc5XADP3RW0Fb5DDuupf4ujUCz3to1oRgNTQVJ
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VIVADO 2017.1
begnügt man sich nebst schwarz mit zweieinhalb Farben, die man sich offenkundig von Layoutprogrammen der 90er abgeguckt hat. Sehr kreativ. Was man sich bei diesen Programmen aber ruhig mal hätte abgucken können, nämlich, dass man beim Anklicken eines Signals / Objekts in der Netlist automatisch selbiges
others' clause is needed [D:/vhdl/TEM_uni_5_stream/TEM_uni_5_stream.srcs/sources_1/TEM_uni_5_adc_stream.vhd:206] [vhdl]with ADC_select select ADC_data <= fifo_counter when "000", AD7356_1_data when "001", AD7356_2_data when "010", AD7356_3_data when "011", AD7356_4_data when "100
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Win10 schützen - Wie?
80er noch die (würde wohl besser passen die ja die Jugend angeblich die beste Zeit sein soll...) 90er Jahre können als Höhepunkt des menschlichen Schaffen (auch nicht in der Musik ) und perfekten miteinander bezeichnet werden, genauso wie auch nicht die heutigen Zeiten und ganz bestimmt nicht die 50er
hatten die Endung .charming hinten dran und in jedem Verzeichnis befand sich der Erpresserbrief. Die VHD(x) Dateien hat der Trojaner nicht angefasst, so das nach zwei Stunden ohne Rücksicherung alles wieder lief, denn auf der Kiste laufen nur zwei virtuelle Server und Daten gibt es dort nicht. Bei Firmennetzwerken
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Windows 10 - jetzt bekomme ich richtig Angst
system. Gleiches gilt für Alex. Liegt das Durchschnittsalter der Forinten hier tatsächlich bei über 90?? Ich habe ein hübsches altes Skatprogramm, 16 Bit, läuft nicht unter Windows 11, aber ganz easy in einer virtuellen Maschine. Da kann man toll Windows 2000 ausführen, ehemals mein Lieblingssystem
normalerweise so um die 6-8 Stunden Strom liefern. Mit Linux drauf, nur Konsole, also kein Desktop nur etwa 90 Min. Man, fand ich das damals Kacke..
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counter vhdl
habe und wenn das noch nicht klappt -> bitte den gesamten code in [/vhdl] + [vhdl] posten oder als .vhd anhängen.
dein programm ist 90 prozent wie meins es gibt ein problem was ich seit tagen lösen will die steigende flanke von nec signal zeigt den wert von der dem nextbit(dein signal) von den vorherigen nec signal ; der letzen
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Was hört ihr für Musik ?
https://www.youtube.com/watch?v=hJdgT6Cp90M
=RDTlUk2EFFHMg&start_radio=1 “House of the Rising Sun” https://www.youtube.com/watch?v=rFGgXZ6q90A&list=RDrFGgXZ6q90A&start_radio=1
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TFT Display ansteuern
das Timing machen und den DS90C363 benutzen und wenn das läuft mich an das LVDS machen.
VHDL-Komponenten. CLK beträgt 50MHz. CLK_PLL wird mittels eines PLL erzeugt (50x7=350MHz) Testbild.vhd erzeugt das Bild.
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[S] Leute die einen Logic Analyzer (MiniLA) bauen wollen
Die CPLDs bei Schukat kann ich besorgen. XC95288XL6TQG144 288Macro 168I/O 6ns TQFP144 ab 5 23.90 Bestand: 4 :-) Wann wäre denn mit PCBs zu rechnen?
nicht weiß was für Dateien notwendig sind. Nein ich denke, wenn du die Änderungen in VHDL für epp.vhd und minila.vhd übernimmst, sollte es auch PC-seitig keine Probleme geben. Wenn du Probleme mit der Anpassung hast kannst du dich gerne melden. Hias
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Durch 10 teilen
and (unsigned(DIV) = 6) ) then QUO <= conv_std_logic_vector ( 3840 ,16); elsif ( (unsigned(MUL) = 90) and (unsigned(DIV) = 12) ) then QUO <= conv_std_logic_vector ( 3840 ,16); -- usw. [/vhdl] Heraus kommt ein Quotient mit der Skalierung 256. Über die Primärtabellen in der Datenbank kann man
x"77", x"78", x"79", x"80", x"81", x"82", x"83", x"84", x"85", x"86", x"87", x"88", x"89", x"90", x"91", x"92", x"93", x"94", x"95", x"96", x"97", x"98", x"99" ); begin X_index <= to_integer(unsigned(Switch)); bla <= BCDRom(X_index); count <= bla(7 downto 4) when Generator = '1' else bla
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Logic Analyzer bauen
einen 3S50 rein: Preise: XC3S50-4TQ144C 12,30 USD XC3S50-4VQ100C 10,10 USD XC3S50-4PQ208C 13,90 USD XC3S200-4TQ144C 15,10 USD wenn man direkt bei Xilinx bestellt. Wenn ich ein FPGA Baord bauen müßte, würde ich aber zu einem Cyclone greifen. Wie Harry erwähnt hat, brauchen die FPGA mehrere
Ausgangsfrequenz von 160 MHz. Bei einen Quarz von 20 MHz kann man 50MHz, 60MHz usw. erzeugen. Kostet etwa 0,90 EUR und gibt es bei Memec Insight. Einfach mal anschauen.
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VHDL Grundlagen Tonerzeugung
das Einbinden auch funktioniert: https://github.com/hanshuebner/rekonstrukt/blob/master/vhdl/adsr.vhd
designed wurde. Das gilt auch für elektronische Musikinstrumente: Bei vielen Klangerzeugern der 80er und 90er schlägt sich ein schwaches Netzteil, eine unzureichende Entkopplung, Übersprechen, einfache nichtlineare Verstärker und sonstige Verzerrungen nieder.
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Z180-Stamp Modul
in Auftrag geben. 10 Stück würden dort derzeit mit E-Test, Lötstopplack und Bestückungsaufdruck 15.90$ kosten.
Buchsenleisten/VA/BL1332/index.xhtml Heute man das Angebot. 50 Stück 381.80 EUR + MwSt. 100 Stück 190,90 EUR + MwSt. 1,90 das Stück würde ja noch gehen, doch wer benötigt 100 Stück? Bei zwei Stamp Modulen sind es gerade 4 Leisten, müßten sich also 25 Interessenten finden.
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Wie aussagekräftig ist die Timinganalyse
die Trickkiste gegriffen. (Vierfachabtastung eines seriellen Datenstroms mit 2 Clock-Signalen [0°, 90°] aus einer PLL.) Die Timinganalysewerte habe ich dann durch gezieltes setzen von Timinganforderungen verbessern können. Woher soll der Fitter wissen, wie schnell externe Signale sind? MfG
Hallo Hagen, hab mal kürz über vga.vhd geschaut, mir ist folgendes aufgefallen: Du fragst den Wert von 4 Variablen ab, bevor Du den Variablen einen Wert zuweist. Damit verhalten sie sich wie Signale, also es werden Register produziert
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MISC Processor
eines CPU-core nicht alles in "hex" eintippen zu müssen, ich habe es gleich mal mit der >Prog_Mem.vhd< der misc-cpu ausprobiert, sieht dann so aus : [vhdl] -- Build a 2-D array type for the RAM subtype word_t is std_logic_vector((DATA_WIDTH-1) downto 0); type memory_t is array(2**
Verilog angefreundet hab. Die aktuellen Dateien befinden sich auf GitHub... https://github.com/TM90/MISC_Processor
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Prozessor Eigenbau: Instruktionssatz Gesperrt
dahin, wass im RAM an der Operandenadresse steht. 0x38 JMPI Springe 0x50 IN lade von Adressen 0x90 OUT ...schreiben 0x41 ADD 0x42 OR 0x43 SBC 0x44 XOR 0x45 ADC 0x46 AND 0x47 SETF Setze carry und zero Flag aus RAM mit Operand als RAM Adresse 0x49 ADDI addiere operand 0x4A ORI 0x4B SBCI subtrahiere
Anhang die Übungsblätter aus der Übung an der Uni. In der zip-Datei befindet sich auch eine "periferie.vhd", die zur Simulation des Speichers benutzt werden kann (und für die ersten Programmierversuche vor es die serielle Schnittstellenanbindung gab benutzt wurde)
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Einen Softcore (AVR) an andere FPGA anpassen?
binfile r] fconfigure $fp -translation binary set bindata [read $fp] close $fp set filename simple.vhd set date [clock format [clock seconds] -format { %a, %Y-%m-%d, %H:%M }] set file [open $filename w] set script [info script] puts $file "library ieee;" puts $file "use ieee.std_logic_1164.all
wenige Resourcen zu verbrauchen. Wenn ich mich richtig entsinne laeuft sie im Anylogic maximal mit 90Mhz takt, ich lasse sie aber in der Regel deutlich langsamer laufen. Olaf
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Acer Laptop kennt keine Festplatte(n) mehr
PS To run ReactOS only from USB drive, download *LiveCD* (90,9mb) Versuch macht kluch https://reactos.org/
· Informationen zum Erstellen eines startbaren USB-Laufwerks, einer CD, einer ISO-Datei oder einer VHD für WinPE finden Sie unter WinPE: Erstellen eines startbaren USB-Laufwerks. (microsoft)
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VHDL Standard
hätten wir noch ein anderes project: http://www.mikrocontroller.net/svnbrowser/pibla/00_hw/src/pibla.vhd?view=markup resp. [[PiBla]] ist ein Nachbau eines 8 bit softcores. Grundlage ist das Blockbild und er Op-code wie beim Orginal. Eine CPU besteht aus wenigen Blöcken die in einer Hochsprache einfach
wie man es tatsächlich braucht. Ich muss mir keinen 24Bit-Zähler mit Preload aus 3*'590 (oder 6*'90) zusammenbauen und wenn ich dann noch einen Reset bei einem bestimmen Zählerstand brauche, mit 3*'688 einen Vergleicher dranzuhängen. Werden dann 25Bit gebraucht, geht die Überlegerei los, ob man das
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CPU in VHDL designen
t_codewrd8b is instruction(17 downto 10); 88 89 --immediate (direct) operand - constant 90 alias immediate : std_logic_vector(7 downto 0) is instruction(7 downto 0); 91 92 --adress of destination register 93 alias reg_Sx : std_logic_vector(3 downto 0) is instruction(11 downto
werden. Das sieht man schön bei der im ersten Beitrag von mir erwähnten MCPU in der Datei "tb02cpu2.vhd". Die Ausführung erfolgt dort auch in zwei Schritten und gesteuert wird das über einen endlichen Automaten, der für jeden Schritt und jeden Befehl einen eigenen Zustand hat. Das alles lässt sich
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Feedback für Drehgeber Design
mehr jede Aktion nachvollziehen konnte. Die genommene Lösung, deren Ursprungsquelle in der bin2bcd.vhd Datei angegeben ist, sah für mich gleich viel verständlicher aus. Lothar Miller schrieb im Beitrag #2193689: >> use IEEE.STD_LOGIC_1164.ALL; >> use IEEE.STD_LOGIC_UNSIGNED.ALL; >> use ieee.numeric_std.ALL
dafür spricht. Meine Basisdatentypen sind Integer, Signed, Unsigned und Std_logic. Das reicht für 90% der Anwendungen. > Meine Profs., u.a. der Herr Reichardt, raten sowohl in den Büchern als > auch in der Vorlesung dazu Frag doch mal nach, WARUM der Datentyp /Bit/ hier empfohlen wird... André
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microCore, ein Echtzeitprozessor in VHDL für FPGAs
git ist zum Einsehen und Nutzen. Die Dokumentation ist auch nicht mager. Erster Tipp: in fpga.vhd:156 (und nicht nur dort) [vhdl] sema_proc : PROCESS (clk, reset) BEGIN IF reset = '1' AND async_reset THEN flags(f_sema) <= '0'; ... [/vhdl] 1. Du verwendest zwei asynchrone Resets
Frontend auch für Stackallokation umgeschrieben werden. Das Ergebnis war ausgesprochen ermutigend, ca. 90% der lokalen Variablen konnten auf dem Datenstack gehalten werden mit entsprechenden Stackoperationen. Beim letzten größeren Einsatz von uCore für den MERLIN Satelliten waren wir zu dem Schluss gekommen
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Parallel to SPI Interface-Chip?
----------------------------------------------------------- -- -- FileName: spi_master.vhd -- Dependencies: none -- Design Software: Quartus II Version 9.0 Build 132 SJ Full Version -- -- HDL CODE IS PROVIDED "AS IS." DIGI-KEY EXPRESSLY DISCLAIMS ANY -- WARRANTY OF ANY
Es war für mich damals Mitte der 90er das Problem, auf einer kleinen VME-Bus-Platine ein PLL-IC seriell anzusteuern. Da waren auch 74xx299 beteiligt, das ATV750 hat damit die Daten parallel vom VME-Bus übernommen und als SPI rausgeschoben
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MiniLA Version MockUp
Anschlusstechnik spricht trotzdem dafür. Und mehr geht natürlich immer, aber obiges dürfte für 90% ausreichen. Luxus-Goodies: - Ein paar Ports auch als Ausgänge, z.B. zur I2C-Generierung - µC im FPGA, z.B. Actel SmartFusion Wenns in diese Richtung geht, sprich mehr als einen Nachbau
Firmware 1.7, 10ns, 3x aktive Pods und Run nicht getriggert). Wirkungsgrad des DC/DC Wandlers über 90%. Ich denke USB Versorgung kann in Betracht gezogen werden.
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Wittig(welec) DSO W20xxA Hardware (Teil 2)
performancemäßig einschlafen. Schneller Bus: Slaves: SRAM, FLASH, SignalSpeicher (Blockram im Trigger-ea.vhd) Master: NIOSII, VGA-Master, DMA (, JTAG) Der Rest kommt in den langsamen Bus! MfG Alexander
Ach ja, bevor ich wieder rausgehe und mich in Zementstaub hülle - ich habe hier noch ca. 90 Stück 24.9 Ohm Widerstände liegen. Wenn Du willst schicke ich Dir welche, musst mir nur Deine Adresse zukommen lassen. Hayo
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React OS - zukünftige Entwicklung
ganzes an: die haben wieder einen Haufen neue Features (für mich im Beruf besonders interessant: der VHD Support von Windows 7). Dem ReactOS Team wird die Arbeit nicht ausgehen.
Als ich die erste Maus mit Scrollrad in die Hand bekam (das war irgendwann in der zweiten Hälfte der 90er, und die Maus war von Microsoft), da hat es keine halbe Stunde gebraucht, und die Funktion war "drin". Noch am selben Tag musste ich dann wieder an einem PC mit radloser Maus arbeiten, und siehe da
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DDR2 RAM Ansteuerung mit Virtex-5 ML507
example_design (ebenfalls vom CoreGenerator erzeugt) hat die richtigen Pin-Zuweisungen. Nun habe ich die .vhd-Files des example_designs und die dazugehörige UCF in einem neuen leeren Projekt eingefügt und durchlaufen lassen (Generate...). Er hats bis zum Ende geschafft. War da aber nicht noch etwas mit den
die Daten zu jeder steigenden und fallenden Clockflanke (den Clock gibt der MIG selbst aus, wird um 90° geschoben, damit ausreichend Setup und Hold vorhanden ist...) ans RAM. > Hättest Du einen guten link zu einem Dokument, wo die Funktionen des > DDR-Speichers mal ganz genau beschrieben sind?
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Eagle Demo-Video auf Autodesk - lol
interressant finde sind die Kosten. Mir ist aufgefallen in USA 100$/Year und in Deutschland 130,90€/Jahr (standard Version). Seltsamer Wechselkurs. Könnte man doch eigentlich in USA kaufen oder ? (ahh sorry mieten)
das beste für alle. Wenn der "Hobbybastler" nicht mit 2 Lagen und 10x10 dm² auskommt oder keine 9,90/Monat für ne Software latzen kann soll er halt das machen.
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made from scratch Firmware für Wittig/Welec Oszilloskop W20xxA
Generation callback did not provide a top level file (expected `add_file $output_dir/uart_rs232.v|vhd|sv {SIMULATION SYNTHESIS}`) Also wie schon vermutet fehlt ihm etwas. Wenn ich mir die Generierung so ansehe läuft die bei den UARTs auch irgendwie anders. Er ruft da irgendein Perlscript auf, während
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