Suchergebnisse für "VHD90"

MosFet VHD90

Kurze Frage: Hat jemand noch ein Datenblatt für den FET VHD90 oder die Eckdaten ? Danke im voraus

wie Digi-Key gesucht und bin immer wieder auf "www.alldatasheet.net" mit dem Ergebnis "STV ohne HD90" gestoßen. Dank Rainer findet meine Suchmaschine jetzt auch mit dem eintrag "VHD90" die information. Dafür noch mal danke an Rainer.

Analoge Elektronik und Schaltungstechnik ·Albert S. ·01.09.2020 10:58 ·6 Antworten

Suche Bauteil: ST VHD 90

hier ein Bauteil im TO-220 Gehäuse Leider find ich da nichts weiters zu. Der Aufdruck lautet "ST VHD90" Kann mir jemand helfen?? Gruß

Google ist dein Freund! Die Suche nach STVHD90 bringt alles, was du willst...

Mikrocontroller und Digitale Elektronik ·Gast ·13.05.2009 19:34 ·1 Antworten

Xilinx unisim library und ghdl, DCM tut nicht

Nicht wirklicht. Ich bekomme es hier mit ghdl nicht simuliert: [pre] ghdl -i --work=unisim BUFG.vhd DCM.vhd DCM_SP.vhd IBUFG.vhd unisim_VCOMP.vhd unisim_VPKG.vhd ghdl -i berndl_dcm.vhd dcm_test_tb.vhd rene_dcm.vhd xil_wiz_dcm.vhd ghdl -m -g -Punisim --ieee=synopsys dcm_test_tb ..\ieee\timing_b.vhd

hmmm, bei ISE 10 waren die Libs ja noch folgendermassen: -> unisims unisim_SECUREIP.vhd unisim_SMODEL.vhd unisim_VCOMP.vhd unisim_virtex5_SMODEL.vhd unisim_VITAL.vhd unisim_VPKG.vhd bei ISE 11 wars dann: unisim_VCOMP.vhd unisim_VPKG.vhd primitive/* (

FPGA, VHDL & Co. ·berndl ·09.01.2012 08:31 ·46 Antworten

VirtualBox alte Snapshots neuer VM zuweisen

4 Snapshots am Laufen gehabt. Nun ist durch ein Stromausfall die VM nicht mehr zu starten, Fehler: VHD Dateien sind nicht vorhanden. Die Dateien sind aber da. Also habe ich in VirtualBox eine neue VM angelegt und auf die VHD verwiesen. Nun läuft die VM wieder aber in einem alten Zustand. Die Snapshots

T. schrieb im Beitrag #7571539: > Also habe ich in VirtualBox eine neue VM angelegt und auf die VHD > verwiesen. [...] > Kann ich die Manuell zuweisen oder so? Jetzt nicht mehr.

PC Hard- und Software ·Matze T. ·07.01.2024 12:06 ·17 Antworten

Spartan3 DCM geht nicht Gesperrt

als Fehlermeldung hab ich: --------------------------------------- HDLParsers:3312 - "C:/timer.vhd" Line 53. Undefined symbol 'clk2x'. ERROR:HDLParsers:1209 - "C:/timer.vhd" Line 53. clk2x: Undefined symbol (last report in this block) ERROR:HDLParsers:808 - "C:/timer.vhd" Line 55. = can not have

a type for Null value. ERROR:HDLParsers:3294 - "C:/timer.vhd" Line 72. Can not determine a type for Null value. ERROR:HDLParsers:3294 - "C:/timer.vhd" Line 74. Can not determine a type for Null value. ERROR:HDLParsers:808 - "C:/timer.vhd" Line 80. = can not

FPGA, VHDL & Co. ·rujatt ·22.03.2013 09:33 ·15 Antworten

[VHDL] Daten von ADC in BRAM speichern

testbench >># -- Compiling architecture behavior of testbench >>># ** Error: >>I:/FPGA/tb_sampler.vhd(79): No feasible entries for infix operator "*". >>># ** Error: >>I:/FPGA/tb_sampler.vhd(79): Cannot resolve expression type of infix expression. >>># ** Error: >>I:/FPGA/tb_sampler.vhd(79): Illegal

conversion to std.standard.integer >>(operand type is not known). >>># ** Error: >>I:/FPGA/tb_sampler.vhd(129): No feasible entries for infix operator "*". >>># ** Error: >>I:/FPGA/tb_sampler.vhd(129): Bad expression in left operand of infix expression "/". >>># ** Error: >>I:/FPGA/tb_sampler.vhd(129

FPGA, VHDL & Co. ·Steffen H. ·20.04.2011 01:37 ·46 Antworten

PCIe Virtex 5 ML505 Xilinx Beispiel gesucht

_6 # ** Error: ../endpoint_blk_plus_v1_6.vhd(7282): (vcom-1136) Unknown identifier "sim_mode". # ** Error: ../endpoint_blk_plus_v1_6.vhd(7706): (vcom-1136) Unknown identifier "sim_mode". # ** Error: ../endpoint_blk_plus_v1_6.vhd(8130): (vcom

ich habe eine Kode schon bei xilinx gefunden,die folgende komponnenten hat: PIO.v PIO_64_RX_ENGINE.vhd PIO_64_TX_ENGINE.vhd PIO_EP.vdh PIO_EP_MEM_ACCESS.vhd PIO_TO_CTRL.vhd pci_exp_4_lane_64_ep.vhd pci_exp_64_b_app.vhd xilinx_pci_exp_blk_plus_4_lane_ep_xc5vlx50t-ff1136-1.ucf xilinx_pci_exp_ep.vhd

FPGA, VHDL & Co. ·Outbreaker ___ ·29.07.2009 12:58 ·77 Antworten

CORDIC in VHDL

numeric verwende, kompiliert er bei mir nicht mehr... [code] # ** Error: /home/heyerben/cordic-beh-2.vhd(117): No feasible entries for infix operator "-". # ** Error: /home/heyerben/cordic-beh-2.vhd(117): Bad expression in left operand of infix expression. # ** Error: /home/heyerben/cordic-beh-2.vhd(

-2.vhd(134): No feasible entries for infix operator "-". # ** Error: /home/heyerben/cordic-beh-2.vhd(134): Bad expression in left operand of infix expression. # ** Error: /home/heyerben/cordic-beh-2.vhd(

FPGA, VHDL & Co. ·Benedict ·05.09.2017 14:09 ·35 Antworten

Quartus 2 TCL zur automatischen Generierung der BuildNummer, Version, Timestamp

löschen 2) Timetamp, Quartus-Version, Project-Version(vorher als Konstant per Hand definiert) in ein .VHD-File aktualisieren 3) alte BuildNummer lesen, inkrementieren, zurückschreiben in .VHD-File Nach erfolgreicher Kompilieren: 1) Programing-File Name ändern. Weil Quartus die Namenform: ProjectName.sof

konvertieren Nach fehlerhaften Kompilieren: 1) BuildNummer lesen, dekrementieren, zurückschreiben in .VHD-File vielen Dank im Voraus! Lg Tomy

FPGA, VHDL & Co. ·Tomy ·27.06.2013 12:34 ·16 Antworten

VHDL Grundlagen : Rechnen

simple_bench/data U : Driver Implicit process at D:/vhdl/inout_sim/inout_sim.srcs/sources_1/new/simple.vhd:6 1 : Driver /simple_bench/line__23 at D:/vhdl/inout_sim/inout_sim.srcs/sim_1/new/simple_bench.vhd:23

ich folgendes ausprobiert, in dem ich ein paar Module erzeugt habe. MACHX02_topLevelChipAdapter.vhd <=> main.vhd <=> onePinAdc.vhd Das "inout"-Signal vom onePinAdc ziehe ich bis zum topLevelChipAdapter durch, der die zentrale Pin-Routingstelle ist. Da ja der Übergang zwischen den Modulen innerhalb

FPGA, VHDL & Co. ·chris ·30.03.2018 19:02 ·139 Antworten

Design mit verschiedenen libs und irun compilieren

./cds.lib ~/design/vhd/input.vhd irun -compile -elaborate -top top_design -v93 -cdslib ./cds.lib ~/design/vhd/output.vhd irun -compile -elaborate -top top_design -v93 -cdslib ./cds.lib ~/design/vhd/wrapper.vhd irun -compile -elaborate -top top_design -v93 -cdslib ./cds.lib ~/design/vhd/fifo.vhd irun -compile -elaborate -top top_design -v93 -cdslib ./cds.lib ~/design/vhd/fsm.vhd irun -compile -elaborate -top top_design -v93 -cdslib ./cds.lib ~/design/vhd/top_design.vhd

FPGA, VHDL & Co. ·Cadence_Rookie ·19.08.2015 21:18 ·2 Antworten

Xilinx ISE: Instantiating black box module

folgende Fehlermeldung gestoßen: WARNING:Xst:2211 - "C:/Modeltech_6.2c/projects/hdl/bmp2vga_top.vhd" line 494: Instantiating black box module <CLKDLL>. WARNING:Xst:2211 - "C:/Modeltech_6.2c/projects/hdl/bmp2vga_top.vhd" line 507: Instantiating black box module <BUFG>. WARNING:Xst:2211 - "C:/Modeltech_6.2c/projects/hdl/bmp2vga_top.vhd" line 510: Instantiating black box module <BUFG>. WARNING:Xst:2211 - "C:/Modeltech_6.2c/projects/hdl/bmp2vga_top.vhd" line 513: Instantiating black box module <OBUF>. Alle Instanzierungen dienen

FPGA, VHDL & Co. ·hhanff ·18.08.2007 21:52 ·6 Antworten

ax8 soft core auf Spartan 3AN Devboard, Probleme mit erstem Testprogramm und Simulation

. Im Makefile als target at90s2313 und 50 MHz angegeben - Hexdatei mit hex2rom von diesem site umgewandelt: ./hex2rom test.hex ROM2313 10b16x > ROM2313.vhd - ROM2313.vhd dem Projekt hinzugefügt - Constraints file ucf clk mit 50

Hallo Duke, Danke für die Antwort. Ich habe herausgefunden dass der AT90S1200 nicht mit dem C-compiler funktioniert. Man kann mit diesem nur assembler verwenden. Deshalb wollte ich den AT90S2313 probieren. Ich benutze als Simulator ISim aus dem WebPack 14.2. Ich sehe an

FPGA, VHDL & Co. ·Jay Christnach ·07.03.2014 08:29 ·6 Antworten

Logicanalyzer für Pollin CPLD (HW+SW)

original project information. Nachdem ich dann ein neues Projekt angelegt hab und die Sourcen - la.vhd - uart_transmit.vhd, - analyzer.vhd - mem_control.vhd - arbiter.vhd - 9500.ucf hinzugefügt hab gibt es beim Fitten mehrere Stunden lang immer die beiden Fehler: ERROR:Cpld:837 - Insufficient

Geändert werden muss aber nur das uart transmit. Wenn ich mich nicht völlig verrechnet habe tut es die .vhd im Anhang. Als oszi habe ich einfach einen 50mhz genommen, genau wie der, der schon im sockel drin war. gibts z.b. bei conrad.

Projekte & Code ·Iulius ·25.01.2010 06:48 ·29 Antworten

Problem mit IDDR2 und Schieberegister

Testbenches mit angehängt, vielleicht hilft es bei der Fehlersuche?! TOPFILE.zip |---TOPFILE.vhd => tb_TOPFILE_IDDR2.vhd |--DIFF_CLOCK_IN.vhd |--DIFF_DATA_IN.vhd |--schiebereg.vhd => tb_schiebreg8bit.vhd VIELEN DANK!!

CLK0=>CLK0_BUF, CLK2X=>open, CLK2X180=>open, CLK90=>open, CLK180=>CLK180_BUF, CLK270=>open, LOCKED=>LOCKED_OUT, PSDONE=>open, STATUS=>open); end BEHAVIORAL;[/vhdl

FPGA, VHDL & Co. ·Andi ·05.11.2009 08:59 ·22 Antworten

Problem mit Projekten von Xilinx

>] [-err >><errfile>] [-deleteonerror] >> >> "/xapp224/test/testbe.vhd" found. >> >>WARNING: could not create L:/xapp224/test/testbe.vhd. Defaulting to >>boilerplate. >> >>Process "Create VHDL Test Bench" completed successfully >> >>Started : "Launching ISE Text Editor to edit testbe.vhd". Es steht zwar da Testbench erstellt, allerdings sind in der erstellten Testbench alle Ein- und Ausgänge und dergleichen nur mit Platzhaltern bestückt. Daher wollte ich Fragen ob jemand die gleichen

FPGA, VHDL & Co. ·unwissender_Neuling ·10.01.2007 22:36 ·8 Antworten

Problem mit Projekterstellung

>] [-err >><errfile>] [-deleteonerror] >> >> "/xapp250/test/testbe.vhd" found. >> >>WARNING: could not create L:/xapp250/test/testbe.vhd. Defaulting to >>boilerplate. >> >>Process "Create VHDL Test Bench" completed successfully >> >>Started : "Launching ISE Text Editor to edit testbe.vhd". Aber die Testbench ist wie oben schon beschrieben nur mit Platzhaltern gefüllt, wäre also froh für noch einen Hinweis was in meinen Programm nicht stimmen könnte. Danke unwissender_Neuling

FPGA, VHDL & Co. ·unwissender_Neuling ·04.01.2007 19:39 ·7 Antworten

Xilinx ISE: Synthese hängt bei T51-Core

? [c] type rom_type is array(8191 downto 0) of std_logic_vector(7 downto 0); -- aus ROM52_BASIC.vhd type rom_type is array (0 to 8191) of std_logic_vector (7 downto 0); -- aus ROM52_BASICX.vhd [/c] Hat mich auch mindestens einen Tag gekostet, das rauszufinden :( Rick

zusätzliche Ports und auf 8k- Programmspeicher habe ich schon gemacht. Damit entpricht der Core dem AT90S8535. Um einen ATMega8 draus zu machen, müssten einige Module erweitert werden (neuer Counter, I2C, Hardware-MUL, etc.). Sollte aber insgesammt nicht unlösbar sein. Rick

FPGA, VHDL & Co. ·Andreas S. ·12.07.2007 20:35 ·35 Antworten

Befehlssatz der bo8-CPU - was ist gut, was ist schlecht

emul.c.txt:237: ./soft/steu.c.txt:755: ./soft/steu.c.txt:757: ./soft/steu.c.txt:763: ./vhdl/cpu.vhd.txt:394: ./vhdl/cpu.vhd.txt:742: ./vhdl/fcpu.vhd.txt:394: ./vhdl/fcpu.vhd.txt:742: [/code]

#5402321: > Im VHDL Code ist es noch viel schlimmer. > Da gibt es mehrere Dateien, die zu mehr als 90%, Hier gilt dasselbe wie beim C-Code. > teilweise sogar 100% gleich sind. Ist richtig bei ks3a.vhd und ks3e.vhd für das S3A- und S3E-Board und hat den Grund, dass es die Dokumentation vereinfacht

Offtopic ·Josef G. ·14.05.2018 19:33 ·506 Antworten

Sinustabelle in fpga initialisieren

ahh, edit: Die LUT speichert nur 90Grad ab, also ist die Aufloesung in etwa 0,35Grad/4 also damit <0,1Grad...

Arbeitet der Cordic-Core eigentlich auch nur über 90 Grad und spiegelt?

FPGA, VHDL & Co. ·xxx ·11.11.2017 18:51 ·42 Antworten

Wie 8kByte ROM beim AX8-Softcore?

hoffe, die sind nicht ganz falsch. Genügt es, um 8kByte PROM adressieren zu können: a) in der Datei A90S2313.VHD die Konstante "ROMAddressWidth" von 10 auf 12 zu ändern und b) für hex2rom anstelle von "10l16x" den Paramter "12l16x" zu verwenden? Gruß, Benjamin

auch noch gut gebrauchen... Ich benutze WinAVR und werde dort dann mal den im Wiki erwähnten AT90S8535 einstellen. Wobei WinAVR/avr-gcc auch dann durchkompiliert und die hex-Datei erstellt wenn man die ROM-Größe des eingestellten Chips (hier dann AT90S2313) überschreitet.

FPGA, VHDL & Co. ·Benjamin ·05.05.2010 17:09 ·11 Antworten

compiler fehler

hallo ich bin gerade dabei eine vhd datei mit modelsim zu testen. jedoch weiß ich nicht was dieser error bedeutet und komm nicht weiter. ** Error: I:/iounit.vhd(91): 'Others' is in unconstrained array aggregate ** Error: I:/iounit.vhd(99): VHDL Compiler exiting zeile 90-92: elsif clock10_s'event and clock10_s = '1' then if counter_s = "111" and iobus_io /= (others => '1') then speicher_s <= iobus_io; zeile 97-99: end process; end rtl;

FPGA, VHDL & Co. ·jason ·19.12.2005 10:05 ·12 Antworten

negative Referenzspannung für AD5791 (20bit DAC) aus LTC1043 oder Vishay Divider?

Anja schrieb im Beitrag #4385522: > Du meinst sicher VHD200 (D wie dual) für den Teiler oder? > Ich denke das meiste Geld kann man sparen wenn man die Absolut-Toleranz > bei 0,1% für die Einzelwiderstände beläßt. Ja meine ich und ja, ich habe auch 0,1%

7V *3, aber dann braucht es wieder einen super stabilen 1:3 Teiler :( Bin sehr gespannt auf die VHD200 und wie da die Messungen über einige Stunden mit einem LTC2057 aussehen werden :) Viele Grüße Philipp

Analoge Elektronik und Schaltungstechnik ·Philipp C. ·27.05.2016 22:20 ·94 Antworten

VHDL/DCM für Spartan-3E

open", -- 2X DCM CLK output --CLK2X180 => "open", -- 2X, 180 degree DCM CLK out --CLK90 => "open", -- 90 degree DCM CLK output CLKDV => CLKDV, -- Divided DCM CLK out (CLKDV_DIVIDE) --CLKFX => "open", -- DCM CLK synthesis out (M/D) --CLKFX180 => "open", -- 180

Version : 9.2.04i -- \ \ Application : xaw2vhdl -- / / Filename : DCM.vhd -- /___/ /\ Timestamp : 06/04/2008 08:55:03 -- \ \ / \ -- \___\/\___\ -- --Command: xaw2vhdl-intstyle D:/VHDLTutorial/LEDMITDOFILE-5/DCM.xaw -st DCM.vhd --Design Name: DCM --Device

FPGA, VHDL & Co. ·jo_weber ·04.06.2008 14:01 ·12 Antworten

pointeroperation mittels access in VHDL

Hallo Rene, auf http://vhdl.renerta.com/source/vhd00001.htm habe ich folgende Hinweise gefunden (weil mich die Sache mit access jetzt selbst interessiert hat): Application of access types is restricted to variables: only variables can be of an

variables can be designated by ... -> RAM_BLOCK0 muss Variable sein reicht leider nicht memory.vhd:43:4: type "ram_byte_ptr" not allowed in an expression ghdl: compilation error [vhdl] begin ram_proc: process variable pointer :ram_byte_ptr; variable RAM_BLOCK0:ram_byte:=( X"3c

FPGA, VHDL & Co. ·René D. ·18.03.2013 08:06 ·17 Antworten

Textausgabe mittels SPI an Lattice FPGA

BTW: > top.txt > spi.txt > taktgenerator.txt > entprellen.txt Meine VHDL-Dateien enden auf *.vhd oder *.vhdl Das macht sich gut wegen des Syntax-Highlightings hier im Forum.

schönes Rechteck mit 250kHz. Leider ist am Display an der SPI Schnittstelle dann ein Takt von 100MHz um 90° Phasenverschoben und verzehrt anliegend. Kann mir aber nicht erklären wieso. Der Fehler müsste in SPI_Ausgabe.vhd sein aber mMn passt die so. Hoffentlich könnt ihr mir noch weiter helfen. Gruß

FPGA, VHDL & Co. ·Batzi ·30.10.2012 15:08 ·9 Antworten

8bit-Computing mit FPGA

Hi Josef, habe die Files "flhs3e.ucf, flhs3e.vhd, ks3e.vhd, cpu.vhd, bram32.vhd" schön brav heruntergeladen und unter ISE WebPACK 14.6 (läuft auf einem Windows 7 x64 Rechner) in ein Projekt importiert. - Syntax Check: verlief ohne Probleme - Translate

Rechte an Deiner Software, Mit Software meinte ich nicht den VHDL-Code, lediglich die in bram32.vhd, ram32.vhd, rom24.vhd enthaltenen Initialwerte der Block-RAMs zähle ich zur Software. Den VHDL-Code der CPU habe ich im Wiki-Artikel explizit unter Creative-Commons-Lizenz zur Verfügung gestellt

Projekte & Code ·Josef G. ·24.04.2026 15:17 ·1947 Antworten

Frage zum Sparten 3A

schue dir mal die generate anweisung an. Beispiel Großes shiftregister: [vhdl] --eThermalload.vhd library ieee; use ieee.std_logic_1164.all; library UNISIM; use UNISIM.VComponents.SRLC32E; use UNISIM.VComponents.FDD; entity eThermalLoad is generic ( G_NUMBER_FF : integer := 1000

in std_logic; RST : in std_logic; CLK0 : out std_logic; CLK90 : out std_logic; CLK180 : out std_logic; CLK270 : out std_logic; CLK2X : out std_logic; CLKDV : out std_logic; LOCKED : out std_logic);

FPGA, VHDL & Co. ·Peter Falk ·04.01.2014 17:31 ·36 Antworten

Simulation funktioniert, im CPLD werden Signale ignoriert!

Coolrunner2 CPLD und möchte mir zwei Phasenverschobene Signale erzeugen wobei die Phasenverschiebung in 90Grad Schritten einstellbar sein soll. Gelöst habe ich das mit vier 2-bit Countern mit verschiedenen preload Werten. Die Ausgangssignale mit 1/4 der CLK Frequenz werden über einen MUX ausgeben. In der

Angelegenheit jemand helfen. Ich bin schon etwas verzweifelt! Danke, Roman Hier der Code: count.vhd [vhdl] library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity count is Port ( CLK : in STD_LOGIC; RST : in STD_LOGIC; PH0 : out STD_LOGIC;

FPGA, VHDL & Co. ·Roman D. ·14.08.2012 21:35 ·4 Antworten

Problem mit DCM Management in Spartan 3

Web ISE 8.1 hab 1. Xilinx Wizzard => DCM Wizzard => single DCM gewählt Dadurch wurde eine VHD Datei mit Xilinx spezifischen Befehlen erzeugt. Ergebnis in der Anlage als VHD Datei. 2. Die componente hab ich in meiner TOP Entity instanziert und mit Signalen verbunden. 3. Der ursprüngliche

Hallo zusammen, und hier die DCM als vhd Datei als Anlage

FPGA, VHDL & Co. ·FPGA-Fragender ·01.11.2007 13:21 ·9 Antworten

DCM in ModelSim Simulieren

CLK0=>CLK0_BUF, CLK2X=>open, CLK2X180=>open, CLK90=>open, CLK180=>open, CLK270=>open, LOCKED=>LOCKED_OUT, PSDONE=>open, STATUS=>open); end BEHAVIORAL;

Version : 9.2.04i -- \ \ Application : xaw2vhdl -- / / Filename : DCM.vhd -- /___/ /\ Timestamp : 06/03/2008 11:27:26 -- \ \ / \ -- \___\/\___\ -- --Command: xaw2vhdl-intstyle D:/VHDLTutorial/test03/DCM.xaw -st DCM.vhd --Design Name: DCM --Device: xc3s250e

FPGA, VHDL & Co. ·Gast ·15.10.2010 12:21 ·10 Antworten

Flachbandkabel 68pol RM 0.8

Das kabel bei reichelt hat einen vhd 68pol Stecker auf einen Sub-D 68pol Stecker wenn ich es richtig aus den Daten lese die Reichelt dort angibt. An die Karte von Ni passt der 68pol VHD Stecker und auf der anderen seite des Kabels muss

werden. Die Buchse für Platinenbestückung gibt es bei Segor unter der Bestellbezeichnung "MDS68F-90'/c't", das ist allerdings dort ein Auslaufartikel.

Mikrocontroller und Digitale Elektronik ·g0nz00 ·28.07.2010 15:28 ·12 Antworten

CPLD VHDL Experimentiersystem

Baustein der Firma Xilinx (XC 9572XL PC44) durchzuführen, der preisgünstig im PLCC Gehäuse (ca. 2.90 EUR) und unkompliziert zB. bei Reichelt bestellt werden kann. Im Archiv sind enthalten: Eine einfache und kleine Platine als EAGLE Board Datei und Schaltplandatei, welche anschlusskompatibel1 zum

Drehencoder, die 7 Segmentanzeigen und den PS2 Anschluss des Experimentierboards verwenden. (prakt.vhd, prakt.ucf für die Pindefinition und prakt.jed bzw.ps2.vhd zum Download ) . Zwei einführende Artikel, welche einige grundlegende VHDL Prinzipien verdeutlichen sollen und sich auf den Starterkit von

FPGA, VHDL & Co. ·Axel Schnell ·03.02.2009 11:43 ·11 Antworten

Selbstlaufende Clock im FPGA

jedenfalls so! Freq_Out == (4 * Freq_In) / 4 Phas_Out == Phas_In + 180 == Phas_In + 270 - 90 == Phas_In (4*Freq_in @ 270) - (X + Delay) mit (X + Delay) = 90. 90 ist die zu ertielende skew, X die dafür nötige Verzögerung. Ich meine das so: Phase Takt_In Skewed

) = 0.180 1.270 Out(t-270) Out(t-360) usw. 2.000 Out(t-180) Out(t-270) usw. 2.090 Out(t- 90) Out(t-180) 2.180 Out(t- 0) Out(t- 90) 2.270 1.270 3.000 2.000 Die PLL muss also effektiv genau einen Takt Verzögerung

FPGA, VHDL & Co. ·wago ·08.03.2009 15:33 ·17 Antworten

Spartan-3E Starter Kit + DDR2

Spartan 3e ist da eine DLL drin) wirst du nicht herumkommen. Für die DDR2 RAM Ansteuerung brauchst du 90° phasenverschobene Takte. Hast du denn mal den MIG aus dem Xilinx Core Generator benutzt?

Hallo! Hier mal was ich so habe... iddr.vhd ist nur eine Interfacedatei. Die beiden Signale si und so sind records und in iwb.vhd definiert. Der Speicher ist Teil eines ganzen SoC. Ich schreibe aufsteigende Zahlenfolgen in den Speicher,

FPGA, VHDL & Co. ·Mathias ·22.04.2012 15:11 ·10 Antworten

Xilinx DCM Modul einbinden

von Xilinx, aber die von dir beschriebenen files werden nicht erzeugt. Kannst du ein fertiges dcm.vhd file posten?

RST_IN => gnd, CLK0_OUT => clock, CLK270_OUT => clk270, CLK90_OUT => clk90, CLKFX_OUT => clk_FX, CLKIN_IBUFG_OUT => unused1, LOCKED_OUT => unused2); end Behavioral; [/c]

FPGA, VHDL & Co. ·New I. ·31.07.2008 09:12 ·17 Antworten

SID-Player ARM/FPGA?

Muss ich mal vergleichen :) https://github.com/MEGA65/mega65-core/blob/master/src/vhdl/sid_6581.vhd Michael H. schrieb im Beitrag #5007694: > Für etwaige Detailfragen zu einer Emulation stünde ich > jedoch zur Verfügung. Darauf komme ich sicher zurück! z.B. hatte ich einen Quelloffenen

gibt keinen Dezimal-Modus https://github.com/Feuerwerk/fpgaNES Die relevanten Dateien sind cpu.vhd, common.vhd sequencer.vhd Viel Erfolg mit deinem Projekt Christian

Mikrocontroller und Digitale Elektronik ·Mampf F. ·06.09.2024 01:42 ·130 Antworten

embedded Data Display/LA

macht ja einer ne Xilinx oder eine herstellerunabhänige Version. Die interessante Datei heißt scope.vhd. crt.vhd erzeugt die Monitorsignale. Das Scope läßt sich mit Trigger und Layout anpassen. Mit shot=Lowimpuls wird der Trigger scharf geschaltet. Mit run=Low werden die Eingangsdaten ständig übernommen

SPI-Interface für alle Teile, div. kleinkram) bei knapp 60 % Chip-Ausnutzung. Das ganze System kann mit bis zu 90 MHz getaktet werden. Rein theoretisch kann ich 100 Biquads durchrechnen (bei 48kHz). Die Steuerung des Systems übernimmt ein MSP430 (der per SPI an den FPGA angekorkt wird). Mir fehlt jetzt nur noch

FPGA, VHDL & Co. ·TobiFlex ·17.05.2006 18:07 ·13 Antworten

Plan Ahead 14.1 PLL oder Clk Wiz

Ich verstehs nicht. Kannst Du mir vielleicht ein kleines Beispeil schicken. Ich hab im Top.vhd File den component deklariert und die port/generic map dazugegeben. Leider nimmt Plan Ahead die sachen nicht. HELP!!!

CLK output CLK2X => open, -- 2X DCM CLK output CLK2X180 => open, -- 2X, 180 degree DCM CLK out CLK90 => open, -- 90 degree DCM CLK output CLKDV => open, -- Divided DCM CLK out (CLKDV_DIVIDE) CLKFX => open, -- DCM CLK synthesis out (M/D) CLKFX180 => open, -- 180 degree CLK synthesis out LOCKED =>

FPGA, VHDL & Co. ·Sandra ·22.06.2012 08:24 ·15 Antworten