Hallo,
bei der Synthese meines Prozessors (Diplomarbeit) bekomme ich massiv
viele Warnungen bei der Optimierung meines RAM Moduls, dass irgendetwas
nicht angeschlossen ist. (Die Simulation läuft einwandfrei)
Genau gesagt sind laut Synthesetool alle meine Register des Prozessors
(Datenregister, Befehlsregister, Befehlszähler, etc.) nicht
angeschlossen und werden deswegen wohl wegoptimiert.
Dieser Effekt tritt dann ein, wenn ich diese leere Architektur:
1 | entity memoryinterface is
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2 | port (
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3 | clk: in std_logic;
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4 | address: in std_logic_vector(31 downto 0);
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5 | access_type: in std_logic_vector(2 downto 0); -- we, oe, cs
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6 | data_in: in std_logic_vector(31 downto 0);
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7 | data_out: out std_logic_vector(31 downto 0);
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8 | -- ...
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9 | );
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10 | end memoryinterface;
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11 |
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12 | architecture dummy of memoryinterface is
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13 | begin
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14 | end;
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gegen die richtige Implementierung austausche. Selbst wenn ich lediglich
diese Architektur:
1 | entity memoryinterface is
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2 | architecture loop of memoryinterface is
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3 | begin
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4 | data_out <= data_in
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5 | end;
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auswähle oder data_out irgendeinen Zufallswert zuweise, wird der
komplette Prozessor wegoptimiert.
Ich bin wirklich am Verzweifeln damit und bin wieder einmal für jede
Hilfe sehr dankbar.
Harald
PS: Ich habe den Synthesebericht angehängt. Im unteren Drittel sind
unübersehbar die ganzen "unconnected" Signale.
