VHDL Testbench parsen

Gast #431444 
Hallo,

ich weiss nicht, ob mir jemand weiterhelfen kann.
Ich muss für ein Projekt im Studium aus einer Testbench, die in VHDL 
geschrieben ist die Ein- bzw. Ausgänge sowie die dazugehörigen Zustände 
samt Timing extrahieren.

Hab mal ein Beispiel-VHDL File angehängt. Rauskommen soll dann was in 
der Richtung

"IrgendeinEingang": 0,0ns; 1,20ns; ....
.
.
.



Diese Informationen stecken in dem File und sollen ausgelesen werden.

Nun bin ich Elektrotechnikstudent und hab vom parsen usw. nicht wirklich 
viel Ahnung.

Hat vielleicht jemand nen Denkanstoss, ne Idee oder kann mir sonst 
irgenwie weiter helfen.

Habe das Webpack von Xilinx, kann mir das vielleicht irgendwie die Daten 
auslesen?

Würde mich über Anregungen freuen!

Gruß
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