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Aktuelle Boards
, Buttons, ein kleines LCD Display, 7-Segment-Anzeigen und SRAM. Vielleicht auch noch einen IC mit SPI, einen mit I2C und VGA. Geht wohl nicht alles gleichzeitig bei der begrenzten IO-Zahl, aber ich meine, die Boards sind ja fein, aber für Anfänger die nicht Blockdesign mit CPU sondern Hardware in VHDL
dann Schalter, Buttons und LEDs, mal ein Schieberegister (für noch mehr LEDs^^), einmal etwas mit SPI (ADXL362 ?), dann noch etwas mit I2C (ADT7420 ?). Schick wäre auch einmal ADC und DAC , ein Display oder gleich VGA? Dann könnte der Anfänger schon so Dinge machen wie eine Wasserwaage mit den LEDs
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Paralelle Delay Zeiten
der delays/ontimes/offtimes von einem µC "übergeben"? Ich habe nicht sooo viel Erfahrungen mit VHDL, habe bislang erfolgreich Adressdecoder und Rom Mapper für einen 80er Jahre 8 Bit Rechner geschrieben. Vielleicht gibt es ja auch bereits einen programmierbaren Chip der sowas könnte? Wäre dankbar
dez offtime = 0 dez Das wäre dann die zweite Fingerübung... ? Insgesamt müssen dann per SPI also 8x 10 Bytes (pro Ausgang 3x3 Bytes für die Zeiten plus 1 Byte für die Triggerbedingung) zur Konfiguration übertragen werden. Gleichzeitig könnten dann noch "kostenlos", weil SPI ja zeitgleich bidirektional
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VHDL Timing Constraints nicht erfüllt
-gb- schrieb im Beitrag #5937183: > Du hast einen AD und DA in VHDL geschrieben?! Ne, nur die Anschlussschnittstellen für die Datenübertragung per I2C / SPI :D Markus F. schrieb im Beitrag #5937192: > Das wird nicht der Grund für die Timing-Fehler sein, aber
counter_filter := 0; if (error_from_ADC = '0') then current_state <= waitForADC; end if; --Auf nächstes Sample warten when waitForADC
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I2C Bus: Spannungsteiler durch Pull-Up Widerstand?
mit der I2c Schnittstelle. Zu diesem Zweck habe ich mir in VHDL einen I2C Master implementiert, um den ADC als Slave ansprechen zu können. Mein erstes Problem war, dass die SDA Line gar keine Daten ausgegeben hat, dies konnte ich mit einem externen Pullup(1k bei
da diese nur vom Master als Output kontrolliert wird. Es wurden jetzt Daten über die SDA Line vom ADC ausgegeben, aber die falschen! Der Output aus dem DA Wandler war stets doppelt so groß, wie der Input am ADC. Ich dachte, das sein ein Problem mit meinem VHDL Protokoll (bitshift oder so), ich konnte
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Signale mit 32Mbit/s extern speichern
SD-Karte kannst du bei der Datenrate im SPI Modus vergessen, das geht nur im 4 Pin Modus. Dann aber möglich. USB wäre möglich, aber nicht das was du drauf hast. Das kommt sicher nur auf <1Mbit. Ethernet, keine Ahnung, habe ich noch nie
machbar mit den fertigen FT2232H Modulen von FTDI und einem FPGA Board mit vielen freien IOs. Wenn du VHDL für den snchronen FT245 haben willst melde dich, habe ich aber auch irgendwo hier im Forum hochgeladen. Damit schafft man knapp 40 MByte/s.
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einstellbaren 48-52kHz Sinus erzeugen,
& PWM_in); end if; end process; PWM_out <= PWM_Accumulator(16); end PWM_arch; [/vhdl] Dann nutz ich einen cordic ip-core un berechne mir einfach von einem zähler den passenden sinus. Funktioniert. Sehr schön. Jetzt muss ich eigentlich nur noch die FFT passend zum ADC "synchronisieren
Reports etc. irgendwo > sehen können? Das steht im Schaltplan. Ich finde das Zusammenlegen der SPI von ADC, PGA und DAC auf dem Board nicht sehr anfängerfreundlich. Damit wird das VHDL-Design m.E. recht umständlich. Duke
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DAC macht seltsame Stufen.
diesem Index an den Ausgang und somit den DAC angelegt. Ich verwende Unsigned Werte und habe das über SPI auch so im DAC eingestellt. Ich sehe am Oszi auch den Sinus, Frequenz passt, Amplitude ist gut, wenn ich die Spannung je Kästchen klein genug wähle und die Zeit passend einstelle kann ich sogar die
nämlich nur im FPGA mit einer PLL verschieben. Das macht wenig Spaß, dem Taktteiler kann man einfach per SPI neue Werte schicken und schon ist der neue Takt da.
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AV-Signal auf 1.8"LCD
Nachtsichtgerät möchte ich ein AV-Signal auf einem 1.8" Display z.B. Ebay: 1.8" inch Full Color 128x160 SPI Full Color TFT LCD Display Module https://www.ebay.de/sch/i.html_odkw=1.8%22+oled&_osacat=0&_from=R40&_trksid=m570.l1313&_nkw=1.8%22+oled&_sacat=0) darstellen. Wie geht das am einfachsten "small
Horizontalauflösung ist das ein Pixeltakt von nur knapp 630 kHz; bei monochromer 8-Bit-Übertragung müsste der SPI-Takt also bei etwa 5 MHz, bei farbiger 18-Bit-Übertragung hingegen bei knapp 12 MHz liegen. Das setzt natürlich ausreichend Speicher und die Fähigkeit, gleichzeitig vom ADC erfasste Daten in den
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Timingprobleme, welche Constraints benötige ich?
Domänen: [vhdl] process begin wait until rising_edge(clk100_45); if counter_0 = 0 then counter_45 <= 0; else counter_45 <= counter_45 +1; end if; end process; [/vhdl] Das müsste gehen weil
So, da bin ich wieder. Hatte leider erst jetzt etwas Zeit. Zur Übersicht: Ich habe an den ADC 3 ADCs angeschlossen die jeweils 4 SDO Leitungen haben. Dazu habe ich für jeden dieser ADCs eine VHDL Komponente. In jede dieser Komponenten möchte ich jetzt für jede der 4 SDO Leitungen einen SerDes
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Signale verzögern IDELAY
, ich habe eine generelle Frage, aber auch eine konkrete Anwendung. Das ist eine Platine mit ADC und SPI, zwischen der Platine und dem FPGA sitzt ein Digitalisolator. Der verzögert die Signale um ein paar ns. Jetzt geht also die SPI_CLK und das SPI_CONV vom FPGA zum ADC und die SPI_DO gehen vom
. Hast du mal die Typenbezeichnung des ADC und des Isolators? Spricht was dagegen, den SPI Takt langsamer zu machen?
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MINOS - Minos Is No Operating System
Ingolf G. schrieb im Beitrag #6729396: > spi ? > pwm ? > 1wire ? > Interrupts ? (Pin bzw. z.B. UART-Event) SPI, PWM, 1Wire: Da habe ich schon etwas in der Mache. Kommt demnächst. ADC: Steht bereits auf der TODO-Liste
Hallo Frank, Frank M. schrieb im Beitrag #6729628: spi demnächst pwm demnächst 1wire demnächst adc über-demnächst Interrupts über-demnächst > Interrupts: Die Möglichkeiten sind hier vielfältig, momentan sind nur >
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LVDS VHDL Beispielcode
Daten austauschen, als Test. Weil LVDS eigentlich lediglich ein IO-Standard is, kannst du auch jede SPI- oder RS232-Schnittstelle statt mit einer Leitung Single-Ended auch differentiell mit 2 Leitungen und LVDS-Pegeln übertragen. Das machst du dann aber nicht im VHDL-Code, sondern im Constraint-File.
Lothar M. schrieb im Beitrag #5563215: > Das machst du dann aber nicht im VHDL-Code, sondern im Constraint-File. Bei Xilinx Vivado kann man durchaus die entsprechenden LVDS-Blöcke in VHDL instantiieren: [vhdl] OBUFDS_clk : OBUFDS generic map ( IOSTANDARD => "
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Code unleserlich schreiben um Zeilen zu sparen.
m.E. der besser strukturierte und sicherere Code. Wenn man das Beispiel erweitert auf: [c] using spi1 = Spi<0>; using spi2 = Spi<1>; using p1 = Protocol<A, spi1>; using p2 = Protocol<A, spi2>; std::array<std::byte, 2> a1; std::array<std::byte, 4> a2; std::array<std::byte, 8> a3; std:
(a2), spi1_put); protocol_A(a3, sizeof(a3), spi2_put); protocol_A(a4, sizeof(a4), spi2_put); } [/c] so haben wir (mit LTO für C): C: 272 Bytes text, 32 Bytes bss C++: 224 Bytes text, 32 Bytes
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Neue Arduino-Module vorgestellt
und Bluetooth Low Energy * 8 Digitale IOs * 12 [PWM](/articles/PWM) Pins * [UART](/articles/UART), [SPI](/articles/SPI), [I2C](/articles/I2C) * 7 Analogeingänge (8/10/12 bit [ADC](/articles/ADC)) * 1 Analogausgang (10bit [DAC](/articles/DAC)) * Full-Speed [USB](/articles/USB) Device und Host * Anschlussmöglichkeit
VHDL unter Arduino funktioniert, soweit ich weiss, auch noch nicht. Arduino liefert nur fertige VHDL Blöcke, mit denen dann der Mikrocontroller interagieren kann. Du kannst jedoch gannz normal Quartus nutzen
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SPI in VHDL, unerklärliches Verhalten
Hallo, ich möchte einen ADC vom Typ MCP3008 per SPI ansprechen. Dazu benutze ich folgenden Prozess, um eine Kommunikation zu erreichen, wie sie in FIGURE 6.1 auf Seite 21 des Datenblatts zu sehen ist: [vhdl] process(fxclk_signal
wie ein Template einfach aus dem Kopf holen zu können. Der vollständige MCP3008/SPI VHDL Code ist zu finden hier: https://www.micro-nova.com/resources/ unter "Tutorials & Example Code", "On-board ADC Reference Design" (ich wollte die ZIP-Datei jetzt nicht einfach so verlinken).
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Empfindlichkeit I2C 2-Wire, SPI,.
Nimm SPI. Dort sind alle Pegel aktiv getrieben und nicht von irgendwelchen Pullups definiert.
relevant. Später soll ggf. die Berechnung in einem FPGA Platz finden. Ich habe angefangen mich mit VHDL zu beschäftigen, habe aber was VHDL angeht die ein oder andere kompetente Person in meinem Netzwerk ;)
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TinyFPGA BX – FPGA Entwicklungskit für wenig Geld
github.com/cliffordwolf/icestorm) verwendet werden. Abgesehen von Hardwarebeschreibungssprachen wie [VHDL](/articles/VHDL), [Verilog](/articles/Verilog), [Migen](https://m-labs.hk/migen/manual/introduction.html) oder [Chisel](https://chisel.eecs.berkeley.edu/) wird auch die grafische Schaltungseingabe unterstützt
ins Flash geschrieben und ist > Write-protected. Zerschiessen kann man ihn höchstens wenn man per SPI > WriteProtect aufhebt und einen ChipErase ausführt. In diesem Fall gibt > es auf der Unterseite Pads für die Neuprogrammierung des Bootloaders, > das geht über SPI, sollte also mit einem RasPi
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FIR Filter auf FPGA implementieren
Don't care. [/code] Warum das wichtig ist, siehst hier: https://www.csee.umbc.edu/portal/help/VHDL/misc.html
Ich kann die Peripherie schnell und umfassend an die Umgebung anpassen. LVDS kein Problem. Schraege SPI-Interface, kein Problem. Anzahl der Guardbits fuer den Algorithmus, auch kein Problem. Der FIR als solcher in VHDL, erst recht kein Problem. Und unter dem Strich spare ich Zeit. Und wenn die Ansprueche
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Hilfe mit Altera Cyclone II (bzw. III)
Serial verwendet. > Der Flash ist sicher parallel an den FPGA angebunden, hat aber auch eine > SPI-Schnittstelle. Ich vermute einfach mal das die Konfig parallel > geladen wird und SPI nur zu Servicezwecken genutzt wird, evtl. sogar > garnicht verbunden ist (habs noch nicht gemessen). Welchen Flash meinst Du jetzt? Der EPCS kann nur SPI und das wird auch genutzt. Der S29GL064N ist ein paralleles Flash ohne SPI, der mit der FPGA-Konfiguration höchstwahrscheinlich nichts zu tun hat. Parallel konfigurieren geht nur "passive", braucht
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Universal LCD+Input Modul mit MachXO2
Hallo Duke, was für ein Display und mit welcher Auflösung? Ansteuerung über SPI oder parallel? Markus
den Einsatz eines DualPortRam sehen. Die paar Daten zur Anzeige einer Kurve könnte man auch per SPI von einem zum anderen senden.
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Chancen als FPGA Entwickler
Drill Master schrieb im Beitrag #5196011: > Unterschiedlich. Manche haben nur VHDL Syntax im Studium, bei anderen > kommt digitale Schaltungstechnik,Computerarchitektur, Systemtheorie, > Digitale signalverarbeitung, codierungstheorie, Netzwerktechnik, > Sensorik, Automatisierungstechnik
never-ending Meetings". Jobmäsig habe ich schon Vieles gemacht -- von komplexesten Designs bis kleinen SPI-ADC Geschichten. Und jedes Mal habe ich was Neues dazu gelernt. Aber das alles reicht nicht aus, um wirklich gut zu sein! Man muss sich dafür interessieren und begeistern können! Wenn man nicht außerhalb
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Wie DSD512 erzeugen?
die Daten rein bekommmt oder später wieder sendet. Im einfachsten Fall kommt ein Oszilator an eine SPI dran und zieht die Daten im Takt. So aber wie mache ich aus meinen Parallelen Daten nun diesen DSD Datenstrom? Im Netz finde ich dazu immer nur schwamige Erklärungen. Mal ein Stück Code oder
an sondern im 8FS Mono Format, aber das ist auch einfach einzulesen. Das DSD Signal hole ich über SPI (Slave) mit einem Oszilator raus. Soweit der Plan! Wenn das nachher gut klingt schaue ich was an Hardware minimal gebraucht wird und da ist mir es mir wiklich egal was es wird. Die Prozessoren
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Gutes FPGA Starter-Kit?
QuickLogic, Microsemi wobei Xilinx schon immer Nr. 1 war. Meine Kenntnisse sind ca 10 Jahre alt. VHDL kannst Du mit einem Buch lernen aber die ganze Sache findet rein am PC statt. Du brauchst eigentlich gar kein Board. Wenn die Logic Zeitdiagramme das zeigen was Du willst, Deine Constraints richtig
protection • Hirose FX2 expansion connector • Three Digilent 6-pin expansion connectors • Four-output, SPI-based Digital-to-Analog Converter (DAC) • Two-input, SPI-based Analog-to-Digital Converter (ADC) with programmable-gain pre-amplifier • ChipScope™ SoftTouch debugging port • Rotary-encoder with push-button
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FPGA DEV Board
Ich möchte etwas vhdl damit lernen und irgendwann mal mit einem Arduino verbinden. Geht das?
ist es bei mir nie, aber hat schon mal fehlerhafte Resultate produziert und mit dem Einhalten der VHDL-Standards hatten se's auch nicht so..
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FPGA Grundlagen ADC
Ein msp430 ist sonst ein intelligenter ADC...wie die mit ADC10/12 oder SD16 bestückten Typen. Die ganzen Freiheiten betr. Abtastung überlässt man am besten der SW-Konfiguration. Interface SPI oder I2C.
hier mal auch etwas Code mitnehmen zu können. Z. B. etwas leicht anpassbarer Code für die ADCs mit SPI Anschluss von AD. Mit Referenzimplementierung meine ich eben ein vollständiges Beispiel das zeigt wie man mit den Clocks und so im FPGA sinnvollerweise umgeht wenn man einen ADC von einem bestimmten
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MAX1000 Erfahrungen
clkCounter( 22 ); -- output the highest bit to the led END IF; END PROCESS; END logic; [/vhdl]
:= 'X'; -- reset_n pll_clk : out std_logic -- clk ); end component unsaved; [/vhdl]
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Welche Programmiersprache auf µC
Johannes S. schrieb im Beitrag #5035050: > Peripherie einfach z.B. mit 'spi.frequency = 1e6;' einstellen und nicht Und wenn dann da noch [c]spi.frequency = 1e6_HZ;[/c] steht, dann ist das sogar dokumentiert. Stichwort "User Definded Literals".
im Beitrag #5035060: > Johannes S. schrieb im Beitrag #5035050: >> Peripherie einfach z.B. mit 'spi.frequency = 1e6;' einstellen und nicht > > Und wenn dann da noch > [c]spi.frequency = 1e6_HZ;[/c] > steht, dann ist das sogar dokumentiert. > Stichwort "User Definded Literals". Und mit eine
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ADC liefert nur gerade Werte.
Inhalt als fertiges Sample übernommen. Soweit so gut. Jetzt bekomme ich aber nur gerade Werte vom ADC. Im Datenblatt steht Zweierkomplement, in VHDL wandele ich das so um: [vhdl]output <= std_logic_vector(unsigned(not(input)) +1);[/vhdl] Habt ihr irgendeine Idee was falsch laufen könnte? Wenn ich Statt der ADC-Werte einen Zähler im FPGA verwende und dessen Wert zum PC schicke funktioniert das wunderbar. Was ich auch nicht verstehe ist wieso [vhdl]output <= std_logic_vector(to_unsigned(to_integer(signed
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5 Volt FPGAs
VHDL-Neuling schrieb im Beitrag #5005404: > Des Weiteren wäre es interssant zu wissen ob es fertige Lösungen mit > ADC/DACs gibt. Da wären die Cypress PSoC 4 oder 5 für Dich interessant. Eine Mischung
VHDL-Neuling schrieb im Beitrag #5005404: > Des Weiteren wäre es interssant zu wissen ob es fertige Lösungen mit > ADC/DACs gibt. Altera (jetzt Intel) MAX10-Serie. Die mit dem "A" im Namen. Mit "S"
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FPGA IoT Maker Board
Kann es sein, dass nicht der SPI-Eingang ( SEN_SDO ), sondern der Ausgang "gebuffered" ist? [vhdl] entity max1000_01_test is port( CLK12M : in STD_LOGIC; USER_BTN : in STD_LOGIC; SEN_SDI : out STD_LOGIC; SEN_SDO : in
SEN_SDI_buffer0; SEN_SDI_buffer2 <= SEN_SDI_buffer1; SEN_SDI_buffer3 <= SEN_SDI_buffer2; [/vhdl]
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Suche DSP-Audio Kit
Frequenz sollten 44,1 kHz oder 48 kHz möglich sein. Kennt jemand von euch ein fertiges Board mit ADC und DAC sowie fertigen Vorverstärkerschaltungen und Shannon-Tiefpass? Ein Mono-Kanal würde ausreichen. Zur Not könnte ich die Peripherie wie: Vorverstärker, RAM, ADC und DAC selbst an einen DSP
. Die Kommunikation soll über I2C erfolgen. SPI wollte ich für RAM, ADC und DAC verwenden. 10MHz SPI-Clock wären daher schon angebracht. Kennt jemand von euch vielleicht ein Board, welches für meine Zwecke passen würde? Grüße Thomas
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FPGA/CPLD für Strommessung gesucht
wäre, das in einem kleinen CPLD oder FPGA umzusetzen. Ich hätte mir vorgestellt, dass das FPGA diese ADC und weitere (für die Spannungsmessung) ausliest, und die Werte dann einem µC fertig zur Verfügung stellt. Hinein in das FPGA müsste also das (oder die) SINC-Filter, das Interface zum ADC und das zum
integrated-special-purpose-converters/energy-metering-ics/ade7953.html Hier musst Du die Werte per SPI rausholen. fchk
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128 Bit Risc
- VHDL-Simulator: läuft auf nahezu jeder Plattform - VHDL-Synthese: x86(-64) Linux/Windows only Der Microcode-Ansatz macht nur Sinn, wenn du eine flexible Pipeline designen musst, die mehrere Arten von
ein Code, mit CMOV optimiert, auf AMD CPUs viel schneller rennt als auf Intel. Intel tut sich mit ADC/RCR erheblich schwerer als AMD (z.B. stc/adc/adc 3 Takte, statt 5 bei Haswell).
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Schnelle Signalverarbeitung
Hallo! Ich bräuchte mal ein paar Denkanstöße zu folgendem Problem: Bei langsamen ADC (z.B. über SPI angebunden) bekomme ich alle paar Takte ein Sample. Bei schnellen ADC (parallel angebunden) läuft das FPGA auf dem Sampletakt und man bekommt pro Takt ein Sample. In diesen beiden
ist die Realisierung z.B. eines FIR-Filters überschaubar. Nun gibt es ja inzwischen superschnelle ADC, die per GigaBit-SERDES angebunden werden, wo man nach dem Empfänger pro Takt mehrere Samples auf einmal vorliegen hat. Mir ist an dieser Stelle nicht klar, wie ich damit einen FIR-Filter füttern
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Neue 8-Bit Tinys vorgestellt: 417/814/816/817 Gesperrt
*/ | 1 << SPI_ENABLE_bp /* Enable Module: enabled */ | 1 << SPI_MASTER_bp /* SPI module in master mode */ | SPI_PRESC_DIV4_gc; /* System Clock / 4 */ // SPI0.CTRLB = 0 << SPI_BUFEN_bp
*/ // | 0 << SPI_TXCIE_bp; /* Transfer Complete Interrupt Enable: disabled */ SPI_0_desc.status = SPI_FREE; } void SPI_0_enable() { SPI0.CTRLA |= SPI_ENABLE_bm; } void SPI_0_disable() { SPI0.CTRLA
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Anbindung FPGA an USB2.0/3.0
gesampelt werden, da die Phaseninformation benötigt wird. Ich plane im Moment dafür 4 separate 12 Bit ADC Wandler (SPI) zu nutzen. Es sieht nicht so aus, als ob es Mirkocontroller gibt, die genügend SPI Hardware und vorallendingen schnelles USB haben um das kontinuierlich zu bewerkstelligen. Theoretisch
glaube ich nicht ganz. Soweit ich das sehe gibt es in der PRU zwei Schieberegister, bleiben noch 2 SPI in Software übrig. Man müsste sehen das man das Timing der Schieberegister mit den Software SPIs synchronisiert bekommt? Bei den ADC die ich verwenden möchte muss das SPI dann mit 14 MHz laufen, da
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Sinus Referenz 100 kHz
geht eben NICHT direkt wieder raus. Denn raus kommt ein 1 MHz Takt (maximal) für den CNV Eingang am ADC. Die SCK ist schnell, aber das ist nur die Clock für das SPI Interface, da ist Jitter egal.
können ruhig mehr Jitter haben. Ob der SPI oder die Logik im FPGA etwas jittert, macht ja an der Auflösung des ADC nix mehr. Muss der SPI-Takt eigentlich synchron zum ADC-Takt sein? Bei einem µC statt FPGA müsstest du wahrscheinlich eine
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ADC Shield, 2Ch, 16Bit 1MHz mit Speicher
16MBit/s wird ins RAM geschrieben. Soll u.A. für einen Arduino verwendet werden können, mit i2C oder SPI sollte man aber offen für andere Anwendungen sein. Danke!
FPGA-Experimentierboard das entsprechend viel Speicher on Board hat. Mit ein bisschen selbstgeschriebender VHDL-Logik.
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Welcher µC für meinen Zweck?
nicht im Hobby-Projekt, wenn man PTs verwendet, > siehe hier. Es wird ein ATmega328 für den 24-Bit ADC verwendet, was > nicht geschickt ist: Naja, ich denke mal da wollte nur jemand mal mit einem 24 bit ADC spielen. Wenn man sich nur mal die Kabelkreuzung vom AD-Wandler-Board zum Atemga328-Board
M. K. schrieb im Beitrag #4694803: > denke mal da wollte nur jemand mal mit einem 24 bit ADC spielen Völlig richtig. Kann aber auch sein, der ADS1248 ist ja nicht nur ein ADC sondern eine komplette PT-Messbrücke (mit Dual-IDACs) die kann man sich also bei der Verwendung sparen, und die 24
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Quartus v16.0 - Dauer des Fitters
geroutet werden sollten. Bezüglich der Input- und Output-Delays: Der FPGA kommuniziert mit einem ADC (SPI) und mit einem Seriell-zu-USB Wandler (RS232). Andere ICs, mit denen kommuniziert wird, gibt es nicht. Ich denke, dass dann die Timings anhand der Spezifikation (Datenblatt) der beiden ICs (SPI
im Beitrag #4684974: > Bezüglich der Input- und Output-Delays: > Der FPGA kommuniziert mit einem ADC (SPI) und mit einem Seriell-zu-USB > Wandler (RS232). Andere ICs, mit denen kommuniziert wird, gibt es nicht. > Ich denke, dass dann die Timings anhand der Spezifikation (Datenblatt) > der beiden
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Verständnisproblem interprocess communication
Prozessen? Bsp Daten von SPI in den RAM schreiben oder Befehle von UART an die State-Maschine? Oder noch besser Daten vom ADC -> Filter -> PI-Control -> PWM Wie synct man das? Lothar M. schrieb im Beitrag #4616851: > Das
der Hardware letztlich nur ein paar Flipflops, die miteinander verbunden werden. > Bsp Daten von SPI in den RAM schreiben oder Befehle von UART an die > State-Maschine? Oder noch besser Daten vom ADC -> Filter -> PI-Control > -> PWM > Wie synct man das? Der wichtigste "Synchronisator" ist der
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[S] günstigen FPGA Einstieg
Datenübertragung sind ca. 10-15Mbit/s, seriell 1xTX 1xRX, CRC, Paketlänge max. 4096bit, Daten Ein-Ausgang über SPI von µC, Puffer für min. 10 Pakete. Das Projekt wäre für mich ein Grund zum FPGA-Einstieg, dehalb bin ich auf der Suche nach günstigen Dev-Boards. Günstig deshalb, weil ich zum Testen min. drei Boards
Sachen dabei, die man als Laie nicht so schnell dran basteln kann um sich auf das Beschreiben von VHDL zu beschränken. Es bietet interessante Baugruppen die man da in Bewegung bringen kann. Danke.
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Umbau Swob5 von Bildröhre auf LCD Display?
Anwendung ja reichen. Du kannst ja auch mal schauen. Er sollte I2C / SPI koennen.
sind Stufen von 300 µV. Da musst du dir schon rechte Mühe geben, das störungs- und jitterfrei zum ADC zu bekommen. Am ADC hängt ja schließlich auch der Controller dran, damit läufst du Gefahr, dass du darüber Störungen einkoppelst. Im Prinzip könnte man den ADC natürlich per Optokoppler an
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Was soll ich nur wählen: DSC/DSP/MCU?
Werkzeuge - Preis sollte max. 25€ / IC nicht übersteigen DIE SCHNITTSTELLEN-ANFORDERUNGEN: - SPI Master zur Kommunikation mit ADC: 10 - 40 MHz CLK - Interner Speicher für Programm (Software FIFO, Bissle Logik,...) - Interner Datenspeicher mind. 4k (Software FIFO) - 2 Wire Interface zum Austausch
bestehenden Logikelemente dient. Ja, prinzipiell stehen diese dann irgendwo zusätzlich zwischen dem ADC/DAC/MCUs und dem zentralen FPGA/SOC. Der SPI Master wird dann von den zusätzlichen FPGAs zur Kommunikation mit den ADC/DAC geliefert (vermutlich ein VHDL SPI Master). Zwischen den neuen, zusätzlichen
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Einstieg: Altera vs. Xilinx
Hallo, ich möchte mich mit VHDL auseinander setzen. Bei uns in der Uni-Bibliothek bin ich auf ein altes Franzis-Buch gestoßen das VHDL anhand des Xilinx XC9572XL sehr praxisnah erklährt. Bei der weiteren Recherche musste ich aber
SIO schon mit dem Takt herumtricksen muss, dann lernt man zwar viel über Hardware, aber nix über VHDL. CPLD: http://www.lothar-miller.de/s9y/categories/49-RS232-IO FPGA: http://www.lothar-miller.de/s9y/categories/42-RS232 CPLD: http://www.lothar-miller.de/s9y/archives/31-SPI-Slave-im-CPLD.html
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Newbie: Welches FPGA verwenden?
nicht zuvor wissen welches FPGA genau? Lustigerweise genau das nicht. Denn wenn du dein Design in VHDL beschreibst, dann kannst du es (relativ leicht) portieren.
eine Ethernet-Schnittstelle und den entsprechenden Protokoll-Stack mitbrächte) und mit dem (z.B.) per SPI kommunizieren würde, wäre das m.E. deutlich einfacher zu lösen.
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Schneller serieller, skalierbarer Bus für Hobby FPGA Boards.
Wie aufwändig wäre es, einen SATA-Controller zu schreiben? Ginge das rein in VHDL oder bräuchte man noch einen Chip? Wie ist es mit den Leitungen zwischen zwei Platinen?
einen FMC Stecker und und 4 PMOD. PMods können nur bis ca30MHz. Der FMC Stecker ist mit einer 1Gsps ADC Karte belegt, die 10 Diff-Signale, SPI und ein paar Steuersignale belegt. An die anderen 26 weitere Diff-Kanäle komme ich nicht dran, weil der FMC Stecker nicht teilbar ist. Auch die Stapellösungen
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HMCAD1520 FMC Eval Board
DDR) b.) FrameClock ( 125Mhz bei 8 Bit Daten) c.) 8 Datenleitungen (2 pro Analog Kanal). d.) ein Spi (Rück) Kanal zur Steuerung des ADC. Vereinfacht braucht man nur 1 seriellen Datenkanal zu betrachten, die Zugehörigkeit zu den Modi und Analog Kanälen kann ich nach der DeSerialisierung über Multiplexer
b.) FrameClock ( 125Mhz bei 8 Bit Daten) > c.) 8 Datenleitungen (2 pro Analog Kanal). > d.) ein Spi (Rück) Kanal zur Steuerung des ADC. Du kannst doch 1:4 Serialisieren. dann müsstes du bei 250Mhz Clock im FLGA sein. und dann mit Nachbehandlungslogik. Bernd hatte es auch schon vorgeschlagen.
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[V] Xilinx Artix-7 A200T AC701 FPGA Eval Kit
Abschirmblech (kann man abnehmen und aufrüsten), kann mit Xilinx MIG genutzt werden - 256 Mbit Quad SPI Flash - 200 MHz LVDS Oszillator - 125 MHz LVDS Oszillator für GTPs - Programmierbarer Taktgenerator (10 - 810 MHz) - Jitter Cleaner für externen Takt - FMC (HPC, VITA 57.1) High-Speed Steckverbinder
(oder ISE) Webpack unterstüzt, was seit neuestem ja sogar kostenlos mit HLS also komfortabler C->VHDL Synthese daher kommt. http://www.digikey.de/product-detail/de/EK-A7-AC701-G/122-1838-ND/3903850 http://media.digikey.com/photos/Xilinx%20Photos/EK-A7-AC701-G.jpg Aktueller Neupreis bei