SFet, der bei Idss betrieben wird, hat Ugs=0. Z.B. BF256A bei Id~5mA.
Also erstmal danke für eure freundlichen Worte =) Wenn ich das Datenblatt vom BF256 richtig lese, hat der eine Cutoff-Voltage von -8 Volt. D.h. er würde doch immer leiten, und als Spannungsfolger (Eingangsspannung=Ausgangsspannung) nicht taugen. Korrigiert mich bitte wenn ich falsch
00 187 BB MCC_RMB[5:0] 00 188 BC MCC_GMR[5:0] 00 189 BD MCC_GMB[5:0] 00 190 BE MCC_BMR[5:0] 00 191 BF MCC_BMG[5:0] 00 The registers of gray mesh (unassigned registers) are not able to read and write via I C bus. 2 “*” registers are read only. Don’t touch TESTMODE registers. 04/12/13 9/30 TCM8240MD Ver
-------------------------------------------------------------------------------------------- 16 × (256 × U0DLM + U0DLL) × ⎛1 + --------------------- ⎝ MulVal ⎠ Where UART_PCLK is the peripheral clock, U0DLM and U0DLL are the standard UART baud rate divider registers, and DIVADDVAL and MULVAL are UART
Schluß ein Ansatz, wie man die Genauigkeit mittels Interpolation verbessern kann. Außerdem wird in der BF-Software der ADC 8 mal addiert, um genauer zu werden, danach wird aber durch 8 dividiert - das hätte ich weggelassen. Hier die Original-Tabellen: [c] __flash int TEMP_Celcius_pos[] = // Positive
10GHz) € 9980.- -------------------- 120MHz Echtzeit-Bandbreite (optional 200MHz) 64MByte VideoRam 256MB SDRAM 600MHz DualCore Blackfin DSP 250Msps Dual (I/Q) 14Bit ADC 800Msps 16Bit DAC 145K ECP3 FPGA 10GHz PowerMeter Dazu gab es dann noch einige Optionen, z.B. Option 300 Rauscharmer, interner
schon 300MHz und die sind wirklich billigst. Die normalen sind alle mind. 400 MHz. Den Dualcore BF561 gibts sowieso nur ab 500MHz. Gut, kann man natürlich langsamer Takten aber find ich dennoch seltsam... Bei den Stückzahlen machts zudem nicht viel Sinn zwei verschiedene Platinen zu erstellen
. set before the transfer was received. 8. Receive first (high) byte of address (bits SSPxIF and BF are set). In this case, the SSPxSR register value is not loaded into the SSPxBUF, but bit SSPxIF is set. The BF bit is 9. Read the SSPxBUF register (clears bit BF) and cleared by reading the SSPxBUF
color depth mode At 262k color depth mode, color A, B, C are directly mapped to the RAM content. At 256 and 65k color mode, the RAM content will be filled up to 262k format. Table 7-8 : 256 and 65k color mode mapping SCn SBn SAn 262k color C 5 C4 C 3 C2 C 1 C0 B 5 B4 B 3 B2 B 1 B0 A 5 A4 A 3 A2 A 1 A0
Hi, Wenn du Dual-Core-Power brauchst: BF561. Fragt sich halt, was genau du machen willst. Billig wird der Spass eh nicht... VDSP ist nicht noetig (und IMHO fuer komplexe Sachen nicht geeignet), man kann mit den GNU-Tools (gcc, gdb, icebear-gdbproxy
den etwas besser verfügbaren L138 anschauen. Und zum Layout: Du weißt, was Du da tust bei einem 256'er bzw 361'er BGA. Ob Du mit 4 Lagen hinkommst ... keine Ahnung. fchk
> Habe gerade eine tolle Entdekung gemacht, > im WCE1 Verzeichniss sind die Dateien phStbRootApp_256M_0_t.mi und > phStbRootApp_256M_1_t.mi. Kann es sein, das die beiden Dateien phStbRootApp_256M_0_t.mi und phStbRootApp_256M_1_t.mi auch namensgleich im UserFS.jffs2 des elecard Image vorhanden sind
27 12:16:14 2011 ] [drm] Clocks initialized ! [ Sun Feb 27 12:16:14 2011 ] [drm] Detected VRAM RAM=256M, BAR=256M [ Sun Feb 27 12:16:14 2011 ] [drm] RAM width 64bits DDR [ Sun Feb 27 12:16:14 2011 ] [TTM] Zone kernel: Available graphics memory: 1028656 kiB. [ Sun Feb 27 12:16:14 2011 ] [drm] radeon: 256M of VRAM memory ready [ Sun Feb 27 12:16:14 2011 ] [drm] radeon: 512M of GTT memory ready. [ Sun Feb 27 12:16:14 2011 ] alloc irq_desc for 29 on node -1 [ Sun Feb 27 12:16:14 2011 ] alloc kstat_irqs
alles zusammen mit einem Freund realisiert Der Controller ist ein AM1707 von TI im BGA Gehäuse mit 256 Balls, das komplette Design ist auf 2 Lagen mit Eagle realisiert. Alle Pins des Controllers sind rausgeführt.
Interessant... hat der Bestückungsdruck um den Sensor eine Bewandtnis? Auf den ersten Blick hats bei 256 Farben wie gefräst ausgesehen.
S F H L D o A t E t I b p m e E M ( ( S W S ( E ( 0 a C m C C a 1 C T C C D E E PIC12LF1822 2K 128 256 6 4 4 1 2/1 1 1 — 1 Yes PIC12F1822 2K 128 256 6 4 4 1 2/1 1 1 — 1 Yes PIC16LF1823 2K 128 256 12 8 8 2 2/1 1 1 1 — Yes PIC16F1823 2K 128 256 12 8 8 2 2/1 1 1 1 — Yes Note 1: One pin is input only. DS41413B-page
func=5 memory mapping BAnum=0 slot=0 func=6 memory mapping BAnum=0 slot=0 func=7 assign mem base 1bf00000~1bf07fff at bbd40010 size=32768 assign mem base 1bf08000~1bf0ffff at bbd40110 size=32768 assign mem base 1bf10000~1bf17fff at bbd40210 size=32768 assign mem base 1bf18000~1bf1ffff at bbd40310 size=32768 assign mem base 1bf20000~1bf27fff at bbd40410 size=32768 assign mem base 1bf28000~1bf2ffff at bbd40510 size=32768 assign mem base 1bf30000~1bf37fff at bbd40610 size=32768 assign mem base 1bf38000~1bf3ffff at bbd40710
way as * Javas CRC32 class does. Use this, if you use the Java CRC32 function. * * It uses a 256 lookup table, so its reasonable fast, but big in code. */ static uint32_t computeCRC32( uint32_t inCrc32, uint8_t byteBuf[], uint32_t bufLen ) { uint32_t crcTable[256] = { 0x00000000, 0x77073096
use (ERPART): • Validate the DFPART and ERPART values provided: — DFPART <= 128 (maximum number of 256 byte sectors in D-Flash block) — ERPART <= 16 (maximum number of 256 byte sectors in buffer RAM) — If ERPART > 0, 128 - DFPART >= 12 (minimum number of 256 byte sectors in the D-Flash block required
? > Meiner Meinung nach musst du dem UBRRH ne 0 zuweisen, da der berechnete > Wert kleiner als 256 ist und somit in UBRRL alleine passt. Also: > UBRR0H = 0; > UBRR0L = UBRR_Val; Aber warum der Shift und nicht gleich einfach ne 0 zuweisen? Liegt das daran, wenn ich ein Wert wie bspw. 256
dementsprechend ein. Louis schrieb im Beitrag #2003213: > Liegt das daran, wenn ich ein Wert wie bspw. 256 als UBR_VAl habe, das > > ich dann nach dem Rechtsshift dann 0000 0000 0001 raus bekomme und die > > 0001 dann ins UBRRH schreibe kann? Ja, das hast du richtig verstanden.
the packet and sets the PKTLEN payload data, excluding the length byte and register to mod(length, 256). When less than 256 bytes remains of the packet the MCU the optional CRC. The PKTLEN register is disables infinite packet length mode and used to set the maximum packet length activates fixed packet
verrechnen. Bei mir kommen die Vorteiler und Anpassverstärker (FET BF245/ J310, HF-Transistor BF199) alle in ein Weisblechgehäuse, so HF-gerecht 'verpackt' werden sie über den Eingangsumschalter (74HC132) per Software ausgewählt.
Hallo Uwe, > Da hast Du etwas falsch gelesen, das ist ein J310 oder BF245 o. ä. alles > ganz harmlos ! Stimmt, J310 steht da, aber SF245 steht trotzdem auf dem Plan! Also ist damit der "BF245" gemeint? ...dann wäre das ja gar kein Problem! > Der Vorschlag mit dem 74HC132
oder hier: http://olimex.com/dev/sam7-p256.html http://olimex.com/
geeignet um einen MP3 Player zu basteln: http://www.analog.com/en/embedded-processing-dsp/blackfin/BF526-EZBRD/processors/product.html Da wäre sogar schon viel Speicher drauf und ein Kopfhöreranschluss.
4/8KB internal flash MCU z 12 clocks per machine cycle z 4/8K internal flash memory Description z 256 bytes data RAM z 2/3 16 bit timers/counters chip micro controller with 4/8 KB flash embedded. It z Four 8-bit I/O ports provides hard-ware features and a powerful instruction z Full duplex serial channel
Betrifft die Slow-Clock in diesem Fall dann nur diesen besagten Pin, oder wird dadurch auch der AT91SAM7S256-Takt langsamer? Weil wenn dem so wäre, dann würde mir das in diesem Fall auch nicht ein sicheres abfragen ALLER High-Low Statuswechsel garantieren...
So, werde das Teil wohl ab 08.03. auf nem LPC3131 weiterentwickeln. Die 64 KB des SAM7S256 sind mir leider zu wenig. Wenn, dann sollten schon alle Files laufen. Bis dahin schon mal eine ALPHA-Version http://www.youtube.com/watch?v=hp69N3DZ6uA Grüße, Peter
Tables 37 Usage ID Usage Name Usage Type Section BD Flare Release OSC 5.2 BE Landing Gear OOC 5.2 BF Toe Brake DV 5.2 C0 Trigger MC 5.2 C1 Weapons Arm OOC 5.2 C2 Weapons Select OSC 5.2 C3 Wing Flaps DV 5.2 C4 Accelerator DV 5.3 C5 Brake DV 5.3 C6 Clutch DV 5.3 C7 Shifter DV 5.3 C8 Steering DV 5.3 C9
und überbrücken. Die Ausgangsleistung des HiQSDR lässt sich über einen eigenen 8-Bit DAC (also in 256 Schritten) einstellen. Maximale Ausgangsleistung ohne MMIC (direkt aus dem DAC 0dBm, mit BGA616 als Treiber ca. +15dBm Ohne MMIC ist der IMD natürlich weit besser, lag irgendwo bei 65-70dbm (IMD3
Das hat Jim schon lange ín Quisk drin... Knall mal einen Messender dran und dreh ihn auf bis 0dBfS... Die Frequenzanzeige von Quisk wird ganz Schamrot (grins). Gleichzeitig wird an X2,Pin 6 auf LOW gesetzt (HiQSDR), man kann dort eine LED an die Frontplatte anschliessen (ADC Clip) 73! Helmut
use (ERPART): • Validate the DFPART and ERPART values provided: — DFPART <= 128 (maximum number of 256 byte sectors in D-Flash block) — ERPART <= 16 (maximum number of 256 byte sectors in buffer RAM) — If ERPART > 0, 128 - DFPART >= 12 (minimum number of 256 byte sectors in the D-Flash block required
Bei BF256C IDSS steht 11 bis 18 mA also 15 mA KSQ ?
FET-KSQ funktionieren nur bei ausreichender VDS. Um in den Sättigungsbereich zu kommen, sind beim BF556C (SMD-Version des BF256 mit ausführlicherem DB) ca. 10 - 12 Volt VDS erforderlich. Arno
mir angesehen habe ist ein FriendlyARM-Board von http://www.watterott.com/de/FriendlyARM-Mini2440-256Mb Dieses Board hat auch eine Schnittstelle für ein Kameramodul http://www.watterott.com/de/CAM130-Kamera-Modul Ich zwar nur dieses Modul für dieses Board gefunden aber es liefert zumindest schon
Hi, wenn du dich traust, die Architektur zu wechseln: Schau dir mal den Blackfin BF527 an. Habe damit eine 'intelligente' Linux-Kameralösung am Laufen, die per USB-Modem resp. Handy (PPP) Bilder verschicken kann. Ist auch deutlich stromsparender als die ARMs. Mit den Bluetechnix Core-Modulen
generieren will, dann nehme ich dessen Framedaten, sagen wir mal "1 2 3": $ ./gencrc 1 2 3 CRC = 0x5bf7 Wenn ich an den ursprünglichen Frame nun ebendiese CRC anhänge und den Algorithmus nochmal (diesmal über alle 5 Bytes) laufen lasse, dann ergibt sich 0: $ ./gencrc 1 2 3 0xf7 0x5b CRC = 0x0000
- File zu erzeugen. Im Config - File sind die folgenden Werte einzutragen: PAGE_SIZE = 256 MEM_SIZE = 61440 <== entspricht 0xF000 CRC_ENABLE = YES Danach werden mit dem Aufruf: GCreate -c Config.txt -h BootLdr.h -k AESKeys.h die Files BootLdr.h und AESKeys.h generiert
nicht. Könntest du das ein bisschen ausführlicher erklären? ZF: Ich habe für LT Spice hier einen BF256 eingesetzt und den AGC Teil (470 Ohm Widerstand) weggelassen. Filter: Im Wobbel-Test (als Stufe alleine) ab 9.0MHz ca. 2.5 kHz breit. Grüße aus der Kälte Günter
fehlt auf der Ausgangsseite primärseitig der Masseanschluss. Soll das so sein? Am Ausgang könnte man 4 BF256 paralle geschaltet in Gate- Basisschaltung einsetzen. Also Gate an Masse und an Source das Signal rein. Alternativ könnte man auch einen P8002 verwenden, wenn man ihn noch irgendwo bekommt. Dieser
lines. The ST7036 character generator ROM is extended to No extra drivers can be cascaded. generate 256 5x8dot character fonts for a total of 256 different character fonts. The low power supply (2.7V to Character generator product Name ROM Size OPR1 OPR2 Support Character ST7036-0A 256 1 1 English / Japan
,0x59}, // (120) /2 - 0x00BD Vulgar Fraction One Half {0x30,0x48,0x45,0x40,0x20}, // (121) ? - 0x00BF Inverted Question Mark {0x70,0x29,0x26,0x28,0x70}, // (122) `A - 0x00C0 Latin Capital Letter A with Grave {0x70,0x28,0x26,0x29,0x70}, // (123) 'A - 0x00C1 Latin Capital Letter A with Acute {0x70,0x2A
Hallo, flash_cnt sollte vom Typ unsigned int sein, da SPM_PAGESIZE z.B. auf einem Atmega644 256 ist und von flash_cnt somit nie erreicht werden kann. Grüße, Olli
[7:0] : Set the PWM frequency in system clock (POR = 00000000) PWM signal frequency = PLL clock / (256 * PWMF[7:0]) / 256 PWM[7:0] : Set the PWM duty cycle (POR = 00000000) PWM duty cycle = PWM[7:0] / 256 for DBC disable (0xD0] A0 = 0 If DBC enable (0xD0] A0 = 1, these parameter will be ignored Note
