-
Thread
Universelles Eingabegerät mit Drehencodern
etwas serielles wollen. Und für die Skalierbarkeit etwas schnelles. Also evtl. I²C, vielleicht besser SPI. SPI hätte auch den Vorteil, Module physikalisch lokalisieren zu können (MISO, MOSI, SCLK durchgeschleift, aber jedem physischen Modul-Platz ein eigenes SS). Dann könnten sich Module gegenüber dem Controller
31LEDs - 8Bit Auflösung (aber natürlich nicht in einer Umdrehung) - inkrementeller Datenoutput über SPI - absoluter Dateininput über SPI - ATMEGA88-basiert (20MHz --> 10MHz SPI) - Konstantstromquellen mit minimalem Spannungsverlust (etwa 1V) für weiße LEDs - beliebig anreihbar über Jumperverbindungen
-
Thread
I2C Master -> Beispielimplementierung
Du ausgegangen? In dem Repository gibt es ja eigentlich 3 Gruppen: - die Verilog (4x) - die VHDL (3x) - die VHDL für den DallasChip (2x) Meine Erfahrungen bisher: * Ich habe die Source importiert und bekomme Probleme mit den *.v files, weil ein include file fehlt. Woher bekomme ich das?
Momentan nutze ich diesen hier: http://www.eewiki.net/display/LOGIC/I2C+Master+%28VHDL%29 Gruß
-
Artikel
Projekt Universeller Analogeingang für FPGA-basiertes Oszilloskop
AA-Filter sollten genauso wenig auf der Eingangsstufe platziert sein wie auch ggf. notwendige zusätzliche ADC-Treiber, das erhöht die Flexibilität der Eingangsstufe und mögliche Einsatzzwecke, sie gehören daher auf die ADC-Platine zentrale Spannungsversorgung, aus der alle weiteren Spannungen abgeleitet werden
für eigene FPGA-Entwicklungen zurückgegriffen werden: interne. VGA Core für 800x600 und 1024x768 in VHDL -> Projekt_VGA_Core_in_VHDL einstellbarer Spektralfilter FFT, DFT externe. SUMP Logic Analyzer Bithound Analyzer Logic sniffer open workbench Themenverwandte Links auf Mikrocontroller.net. Digital Oszilloskop
-
Thread
Imagesensor: LVDS-Daten mit Xilinx FPGA capturen
verpasst, allerdings hat der einige Macken und Beschränkungen bei den Takten. Du solltest ERST das VHDL design fertig haben, bevor du ins Layout gehst.
....aber "up to 8 LVDS channels" ist ja auch eine schwammige Angabe. Vielleicht lässt sich das per SPI einstellen?
-
Thread
Mehrfache Instanziierung ein Komponente
dem angehängten Programm (ADC_Clock_Generator) habe ich eine Zähler ("Counter" in einem separaten VHDL-File) mehrfach verwenden wollen. Habe also die Komponenete "Counter" eingefügt und sie zwei mal Instanziiert, wo ich die Ein
Testbench? > Mit der "eingebauten" ISim und dem realen Board + Scope(MSO4104). Eine "Testbench" ist ein VHDL-Modul (entity), die keine Ports nach aussen hat. Da steht dann gern so ein tb_ davor. Sieh dir z.B. mal den http://www.lothar-miller.de/s9y/categories/45-SPI-Master an. Dort ist die zweite Datei die
-
Thread
Hilfe bei VHDL-Modul für ADC128S022 im DE0-Nano Board
constant drivers for net "TX_REG[13]" at ADC_SPI.vhd(111) Error (10028): Can't resolve multiple constant drivers for net "TX_REG[12]" at ADC_SPI.vhd(111) Error (10028): Can't resolve multiple constant drivers for net "TX_REG[11]" at ADC_SPI.vhd
(111) Error (10028): Can't resolve multiple constant drivers for net "TX_REG[7]" at ADC_SPI.vhd(111) Error (10028): Can't resolve multiple constant drivers for net "TX_REG[6]" at ADC_SPI.vhd(111) Error (10028): Can't resolve multiple constant drivers for net "TX_REG[5]" at ADC_SPI.vhd
-
Thread
Softcore Erweiterung
ausgibt? So etwas müsste doch relativ "schnell" > realisierbar sein oder nicht? Du meinst ein ADC Interface oder? Ein ganzen ADC synthetisieren geht meines wissen ohne weiteres nicht!
du 1. einen Wandler 2. ein Interface, das den Wandler einliest. Du kannst 2. machen, z.B. über ein SPI-Interface, das dann vom Leon angesprochen wird. Das wäre eine hübsche Projektarbeit... > So etwas müsste doch relativ "schnell" realisierbar sein oder nicht? Kannst du schon "relativ" gut mit VHDL
-
Thread
Verlosung RX210 Promo-Board
er ist 30 % teurer. Dafür hat er größtenteils bessere Peripherie (vor allem Dinge wie I²C oder SPI sehe ich da, daneben einen besseren ADC bzw. gleich drei davon; lediglich Timer hat er nicht so viele). Mit dem ARM weiß ich auch sofort, woher ich die Toolchain bekomme, dass die Toolchain in /
ist > 30 % teurer. Dafür hat er größtenteils bessere Peripherie (vor allem > Dinge wie I²C oder SPI sehe ich da, daneben einen besseren ADC bzw. > gleich drei davon; lediglich Timer hat er nicht so viele). Bist du sicher das du wenigstens die ersten Seite des Datenblatts gelesen hast? Ich lese
-
Thread
Softcore 32bit
mit Source-Code(1), um eigene Erweiterung vornehmen zu können: - Speicher-Controller (SRAM, DRAM, SPI-Flash) - Ethernet - DMA - USB - JTAG für Software-Debugging - ADC- und DAC-Controller - parametrierbare Filter - FFT/ IFFT - etc. pp. Duke
it can be other. This is the discussing in this tread. >- Speicher-Controller (SRAM, DRAM, SPI-Flash) >- Ethernet >- DMA >- USB >- JTAG für Software-Debugging >- ADC- und DAC-Controller >- parametrierbare Filter >- FFT/ IFFT >- etc. pp. Periphery is step 2. I should be a single core
-
Thread
VDHL register konfigurieren
muss ich einfach nur zwei Register setzen. Ich sehe spontan keine andere Möglichkeit, als das mit VHDL zu lösen (glaube ich zumindest). Ich habe aber überhaupt keine Ahnung von VHDL. Ich habe mir ein paar Tutorials und Beispiele im Netz angeschaut, werde aber irgendwie nicht daraus schlau, möchte
Ein FPGA mit Registern um eine Spannung einzustellen? Wohl kaum. Da ist wohl ein externer ADC dran? Meine Glaskugel sagt, dass der per SPI angeschlossen ist und eben entsprechend einzustellen ist. Aber die Glaskugel ist sehr trüb heute, schwer zu erkennen....
-
Thread
Drei 8 Bit Wörter in ein 24 Bit Wort
Oh, entschuldigung. Ich habe via SPI Daten über den MISO von einem ADC ausgelesen und möchte diese nun in ein 24 Bit Vektor speichern.
dass das innerhalb eines FPGAs total egal ist... > ;-) Deswegen wuerde ich mal das Datenblatt des ADC lesen, wie die Daten dort gesendet werden, und dann entscheiden was in diesem Fall die bessere Loesung ist. Es gibt auch die Moeglichekeit einen generellen SPI Slave machen und die Bitbreite als
-
Thread
AVR Synthesizer mit ATxmega128A1
Die Drehimpulsgeber und Tasten werden mit Hilfe eines Schieberigster IC3a, IC4a und IC5a über die SPI-Schnittstelle am Xmega Prozessor abgefragt. Über die gleiche SPI-Schnittstelle steuert das Schieberegister IC6a die roten Status LED's an. Pot1+2 sind über zwei ADC-Eingänge am XMega verbunden und
ADCA.EVCTRL = ADC_SWEEP_0_gc; ADCA.PRESCALER = ADC_PRESCALER_DIV512_gc; ADCA.CAL = ADCon.temp_calval; ADCA.CH0.CTRL = ADC_CH_GAIN_1X_gc | ADC_CH_INPUTMODE_INTERNAL_gc; ADCA.CH0.MUXCTRL = ADC_CH_MUXINT_TEMP_gc
-
Thread
AD-Wandlung auf Altium Nano Board 3000
der AD Wandler auf dem Nanoboard3000 kann über SPI angesprochen werden. Ist ein ADC084S021. Der Display Controller ist ein ILI9320 mit Intel i80 bus interface. Der Schritt 2 nach 3a und 3b könnte etwas größer werden, wenn man das nur mit VHDL machen
> Der Schritt 2 nach 3a und 3b könnte etwas größer werden, wenn man das > nur mit VHDL machen will. > > Gruß, > > dasrotemopped. Ok ! danke erstmal ! Was genau meinst du mit "wenn man das NUR mit VHDL machen will." Wie geht es einfacher bzw. nicht so komplex ?
-
Thread
FPGA, Peripherie mit SPI
Dies würde bedeutet, dass ich das Register des ADC's via SPI auslesen würde? Wie würde ich das genau machen? Gebe ich dann ein analoges Signal ein und lese den Inhalt nach Convertierung im Register via SPI aus? Vielen Dank für die schnelle Antwort
Lothar Miller schrieb im Beitrag #2671784: > SPI ist immer bidirektional: du sendest was und bekommst gleichzeitig > was zurück. Nicht beim ADS7947 :-). CS und SCLK reichen und schon kommen die Daten an, feine Sache. Das aufwendige bei einem SPI-ADC
-
Thread
VHDL Konfiguration ADC
Hallo, ich habe einen MAX V Baustein von Altera mit dem ich einen ADC mittels SPI ansteuere. Der ADC muss am Anfang konfiguriert werden. Dies geschieht über 16 Bits (Bsp. 0101011111111111). Die konfiguration soll die Logik übernehmen. Hierzu muss an der SDO Leitung dieser
hier im Forum um. Dieses Problem taucht /laufend/ auf. http://www.mikrocontroller.net/search?query=spi+vhdl+adc&forums[]=9&sort_by_date=1 Thomas Ulrich schrieb im Beitrag #2667225: > vektor(14 downto 0) <= vektor (15 downto 1); Damit wäre das MSB speichernd und du hättest implizit einen arithmetischen
-
Thread
SPI implementiren
Hallo, Ich bin ein Anfänger und ich möchte gerne im FPGA für die parallele Datenübertragung SPI (in VHDL) realisieren. Die Daten werden vom ADW (16 Bit) über SPI parallel im FPGA bearbeitet. Hat jemand eine Idee, wie man es am leichtesten ermöglicht? Gruß Siyabend.
bin grade dabei ein master und ein slave zu schreiben Warum einen Slave? Ich denke, du /hast/ einen ADC als Slave? > wenn ich fertig bin werde es hier hochladen. Aber bitte mit Testbench. Denn gerade ein SPI Interface lässt sich schön einfach simulieren, und für so einen AD-Wandler ist im Handumdrehen
-
Thread
u.a. CPLD/VHDL: Ansteuerung eines ADC richtig timen
ein ADC-Trigger Signal, welches zum Sampeln verwendet werden soll. Die fallende Flanke des ADC-Trigger Signals gibt den optimalen Samplepunkt wieder. Der Sensor hat 192 Pixel, das ADC-Trigger-Signal beinhaltet
der Sensor liefert nur einen Takt: ADC-Trigg. Im 1 channel SHA-Mode benötige ich nur CDSCLK2 und ADCCLK für den ADC. Den ADC-Trigg-Takt der aus dem Sensor kommt plane ich mit einem CPLD weiter zu verabeiten, so das CDSCLK2 und ADCCLK
-
Thread
Wittig(welec) DSO W20xxA Hardware (Teil 2)
den schnellen Bus anschließen. Ein leeres IP für diesen Doppel-Slave habe ich schon gebaut und eine VHDL-Hülle erzeugen lassen. 2. Die ADC-Daten kommen bei uns anders rein, da würde ich gerne den DDR-Trick weiterhin anwenden. Alex hat in dem Teil auch die PLLs instantiiert und stellt nebenbei alle Systemtakte
auf der Frontplatte W2000_Rotary für die Drehknöpfe W2000_Sample ist eine einfache Variante der ADC-Datenabnahme, aktuell nicht mehr verwendet W2000_SPI zur Ansteuerung der Kanalschalter und was so am SPI hängt, kann verschiedene Signalformen generieren Grüße, Jörg
-
Thread
Mini Platinenlayout aber viele Fragen
Hallo Uwe, also für mich bleiben zwei Ansätze: 1.) 0pa353 + Adc mit 5 Volt (wie im Eval Board), dann brauchen wir Levelshifter, vielleicht reicht aber auch ein Serienwiderstand um die Digitalausgänge des Adc mit dem fpga zu verbinden? Pro: Meine Schaltungrundlage
Core" und Pc steht, -> Pc kann Befehle an fpga schicken: -BRAM auslesen (da werdem die Samples vom Adc dann gespeichert) -Clock für Adc einstellen Wo bin ich bei: -Triggervalue einstellbar machen -Dieser Thread :) -Mal ein alpha version erstellen, die man uppen kann. Gruß Jonas SORRY FÜR
-
Thread
Allererster Versuch - Frequenzteiler
Bedeutung ist: Anderes Thema -> anderer Thead würde ich vorziehen. Meine Probleme liegen eher nicht bei SPI sondern bei der Umsetzung von "irgendwas" in VHDL. Es wäre wohl sinnvoll wenn es hier bei diesem Thema bleibt, denn ich werde sicher noch ein paar weitere grundlegende Fragen haben. Gruß, Norbert
Moin Norbert, SPI ist sicher nicht mein Problem, dafür habe ich schon zu viele LCD's, SD Karten, ADC's, etc. über diesen erschlossen. ES sollte nur ein Beispiel sein. Ich mach meinen eigenen Thread auf. Trotzdem viel
-
Thread
noch ein Eigenbau DSO.
für mich bei der Eingangsstufe vom PCS32/64. -AD-Wandler ADS830 oder ähnlich. Sieht passend aus: ADC0804S040 http://www.nxp.com/documents/data_sheet/ADC0804S030_040_050.pdf -Speicher CY7C199-20VC 32k x 8 (schon gekauft) -Speicherzähler 2x 74hc590 kaskadiert erstmal nur bis 4k -Zähler nach dem
noch in Abel geschrieben, das ist zwar veraltet aber (meiner Ansicht nach) näher an der Logik als VHDL. VHDL hat mich bisher immer abgeschreckt, weil es mir zu abstrakt aussah. >> Wie wäre der ADS830? > Passt, gibts aber auch nicht an jeder Ecke. Ich hatte meinen damals von Reichelt. >
-
Thread
Decodierung von 6 Quadratur(Drehgerber)Signalen - extern zur Entlastung des PIC
integrieren? Ausgelesen werden soll per SPI. Falls ja: welche? Viele Grüße
reichen 16 Bit Zähler locker. Aufpassen muss >man bei der Synchronisierung des CPLD Taktes und des SPI Taktes. Da hatte ich bis jetzt beides ausprobiert: a) SPI_SCK geht direkt als "clock signal" rein (rising edge etc) b) SPI_SCK wird mit clk gesampled und dann per hand eine steigende Flanke erkannt
-
Thread
Umgang mit CPLD's lernen ( Altera od XILINX) via Dev Kit
Denn in einer VHDL-Referenz steht natürlich alles drin, was VHDL kann. 100% Funktionsumfang also. Aber davon kann der Synthesizer nur 5% in reale Hardware umsetzen. Es ist also wichtig, 2 Bücher zu haben: 1 das
Markus Horbach schrieb im Beitrag #2589840: > Aber um mit CPLDs anzufangen kann VHDL erst mal warten. > Wenn man auf Schematic Ebene fit ist kann man sich ja an das erste VHDL > Projekt wagen. Ich habs genau andersrum gemacht (erst VHDL, dann Hardware) und vermisse keinen der offenbar
-
Thread
VOLTCRAFT DSO-3062C 60 MHz = baugleich mit?
sampled werden (ist aber an sich unsinn, die hardware kann einzelne ADCs abfragen/benutzen - je weniger ADC desto weniger skew und jitter)
beobachteten > Offset-abhängigen Rauscheffekte nichts mit dem Jitter des Clock-Signals, > das das ADC-Sampling triggert, zu tun haben können. Dort wo Michael das > Rauschen bemängelt, ist das Signal absolut flach. Da kann der > ADC-Sampling-Zeitpunkt soviel jittern wie er will, ohne dass das die
-
Thread
24 bit Rechtgenerator mit feiner Auflösung
auch nur paar 100nF und ne Spamnnungsversorgung nötig. Software ist umsost und wenn du jetzt nicht VHDL lernen willst kannst du sowas auch Zeichnen als Schematic und direkt flashen.
Interrupts genutzt habe (einer schaltet aus, der zweite setzt die neuen Timerwerte und schaltet an) und SPI für den Eingang an neuen Zählwerten ohne Interrupt im Hauptprogramm betrieben habe, ist meine 'Latenz' tatsächlich im Rahmen der 100ns. Die Probleme fangen erst an, wenn ich bei einem Timerwert-Wechsel
-
Thread
Finite-State-Machine stürzt ab
) ("000000000000"), -- Schiebetakt '0' ("011000000100"), -- For so häufig wie in "Anzahl ADC" definiert --AD7192 INIT --( ("001100000000"), -- SPI Wait Ready ("000100001000"), -- SPI send "(1<<RS0)" ("000100001000"), -- SPI send "(1<<CLK1)" ("000100000000"), --
ADC" definiert --( ("001100000000"), -- SPI Wait Ready ("000100010000"), -- SPI send "(1<<RS1)" ("000100000000"), -- SPI send "0" ("000100000001"), -- SPI send "(1<<CH0)" (
-
Thread
made from scratch Firmware für Wittig/Welec Oszilloskop W20xxA
Verquickung mit der LCD-Funktionalität: die Helligkeit des Grid-Layers wird mit ein paar freien Bits der ADC-Register eingestellt. Aus diesem Grunde erwäge ich, erstmal einen generischen internen ADC-Treiber zu machen, auf den dann Capture und LCD zugreifen können. Ähnlich SPI, auch dafür habe ich so einen
hohen Abtastraten deutlich verbessern, wenn wir pro ADC die Werte mit einem Korrekturoffset addieren und einem Korrekturfaktor skalieren. Das ginge auf 3 Arten: 1. Lookup-Tabelle pro ADC Das kostet pro ADC einen FPGA-internen Speicherblock, also 8
-
Thread
ADCs mit LVDS an DSP oder USB 3.0 Device Controller anbinden
kann 4 davon einstecken). Die beide Module sind: 1) *DSO* 2-Kanal Very-High-Speed =>12bit ADC mit >250 MSPS (eventuell sogar 4 Kanäle) sowie 1 Trigger 2) *Digitizer* 8-16 Kanäle mit 6-8bit ADC und parallel sampling Wieviel MSPS sind sinnvoll? 1-2 MSPS/Kanal? (eventuell
16 LVDS Kanäle? Die beiden Monster ADCs sind 1) AD9613: 12-bit, 170/210/250 MSPS, 1.8 V Dual ADC http://www.analog.com/en/analog-to-digital-converters/ad-converters/ad9613/products/product.html 2) AD9637: Octal, 12-Bit, 40/80 MSPS Serial LVDS 1.8 V ADC http://www.analog.com/en/analog-to-digital-converters
-
Thread
Frequency divider Ausgang als Clock
durchaus auch als solches behaldelt werden. Christian R. schrieb im Beitrag #2395027: > Einen ADC oder > DAC speist man immer direkt aus dem jitterarmen Quarzoszillator. Das ist hier unnötig, weil es sich nur um den Übertragungstakt der SPI-Schnitte handelt... Samer Afach schrieb im Beitrag
.. [vhdl] outClk <= clkState1 XOR clkState2; [/vhdl] Aua, ein Takt aus einer kombinatorische Verknüpfung. Das kann gern mal Glitches geben! Du solltst einen Takt für (externe) Komponenten nicht aus
-
Thread
Projekt 8bit-Rechner mit FPGA-Prototyp-Gerät
Beitrag #2405229: > Hast Du auch einen Direktlink dazu? http://www.bomerenzprojekt.de/Website/CPU-vhdl.html
Interesse an der Gesamt-Konfiguration hat, findet den DDR2-RAM-Treiber als Teil der Datei flhtest.vhdl. Josef G.
-
Thread
FSM mit ADC synchronisieren
Hallo, bin neu hier und bin VHDL Anfänger. Ich bin gerade dabei eine Resolver Auswertung in VHDL zu realisiere und habe irgendwie Schwirigkeiten meine FSM einsynchronisieren. Die FSM soll eine SPI und den Cordic steuern. Die
Modul, das den SPI und deine FSM verknüpft... > Wie kann ich am besten das Problem in den Griff bekommen damit bei jeder > steigender Flanke des Signal ADC_CLK die FSM den Spi Transfer einleitet? Du ermittelst die
-
Thread
Projekt - universelle analoge Oszilloskop-Vorstufe
die freie Wahl an AA-Filern und ADC's sowie ggf. notwendige ADC-Buffer besteht. Als DAC habe ich den LTC2602 (16bit) verbaut, wie er auch im Welec-Projekt Verwendung findet. Ich habe also weitestgehend all das im Schaltplan, was zu
nur eine SPI konfigurierbar ist oder man führt die SPI mit 3 CS-Signalen heraus. Aus meiner Sicht wäre erstere Lösung eleganter, macht jedoch ein Stück Intelligenz notwendig. Hier böte es sich an einen kleinen
-
Thread
Wittig(welec) DSO W20xxA Open Source Firmware (Teil5)
<\n> ADC 2 Offset = 0<\r><\n> ADC 3 Offset = 1<\r><\n> ADC 4 Offset = 1<\r><\n><\r><\n> Channel 3 start calibrating ADC offsets<\r><\n> ADC 1 Offset = 2<\r><\n> ADC 2 Offset = 2<\r><\n> ADC 3 Offset = 0<\r><\n> ADC 4 Offset = 3<\r><\n><\r><\n> Channel 4 start calibrating ADC offsets<\r><\n> ADC 1 Offset = 3<\r><\n> ADC 2 Offset = 1<\r><\n> ADC 3 Offset = 1<\r><\n> ADC 4 Offset = 0<\r><\n><\n><\r> *******
-
Thread
State machine für SPI
end if; end case; temp <= CONV_PULSE_COUNTER_VAR; AD_CONV_EN <= AD_CONV_EN_VAR; SPI_CLK_EN <= SPI_CLK_EN_VAR; end process; end Behavioral; [/vhdl]
schrieb im Beitrag #2357400: [vhdl] if (rising_edge(clk)) then -- eine STEIGENDE Flanke von clk SPI_SCK <= clk AND SPI_CLK_EN; -- --> was meinst du: welchen Pegel hat clk an dieser Stelle IMMER? [/vhdl] Mir ist
-
Thread
FPGA mit SPI oder ADC
aber laut Spec weder ADC/DAC noch einen freien SPI Bus. Wäre für jegliche Tipps dankbar! Grüße Chris
und ein Lauflicht... Ein SPI-Interface wird dann in ein paar Zeilen selber geschrieben. Hier z.B. in VHDL: http://www.lothar-miller.de/s9y/categories/45-SPI-Master http://www.lothar-miller.de/s9y/categories/26-SPI-Slave
-
Thread
6-Phasen PWM Modul, FPGA oder CPLD?
egal? Wäre es mit einem CPLD auch möglich einen digitalen Regelkreis mit zu implementieren, also ADC einlesen ein paar MACs und PWM-Modul setzten? MFG Sepp
empfehlenswerte Literatur zum Thema FPGA und > CPLD? WIe schon erwähnt, ich arbeite mit DSPs und µCs, VHDL hatte ich > auf der UNI mal gelernt, aber ich jetzt komm ich immer in Versuchung > einen Process zu generieren und µC mässig weiterzumachen... Bücher für FPGA: Reichard/Schwarz VHDL-Synthese
-
Thread
Suche Projektpartner für Kalmanfilter-Implementierung
zusammenwerfen ist blöd. Der Softi muss ja wissen was sich der Hardwareker gedacht hat. Als Bus tuts SPI das is richtig. I2C wäre auch nicht verkehrt. CAN und RS232 wahrscheinlich mit am Störsichersten.
immer im Zentrum des PCB's. Da es (fast) alles Sensoren mit digitalem Interface sind (TWI/I2C und SPI) koennten sie stapelbar ausgelegt sein. Ist bei I2C kein Problem, bei SPI gibts etwas Einschraenkung. Jedes Modul hat einen Temperatursensor und jedes Modul kann zusaetzlich durch eine leicht herstellbare
-
Thread
Xilinx Spartan 6, mehrere DCMs
das wunderbar. Der einzige Vorteil für ein Redesign mit dem S6 wäre für uns das Golden Image beim SPI Multiboot.
Kniff. > Der einzige Vorteil für ein Redesign mit dem S6 > wäre für uns das Golden Image beim SPI Multiboot. Das ist schon mal eine gute Sache und auch bei uns angedacht, aber soweit sind wir auch noch nicht.
-
Thread
Zeigt her eure Kunstwerke (2) Gesperrt Bilder
OTG 2.0 und Host) - SD Karte oder NAND Flash - LVDS Ausgang für Displays bis 1024 * 1024 Pixel - ADC über I²C - SPI Flash für den Bootloader - Akku Lader für Li+ Akkus mit auf der Platine, wahlweise Akkubetrieb oder Netzbetrieb mit automatischer Umschaltung - Linux (Debian) bootet von SD Karte oder
Spannungsversorgung erfolgt wahlweise über USB oder extern. Das OLED kann per Lötbrücken auf I2C, 3-Wire SPI und 4-Wire SPI eingestellt werden.
-
Thread
Wittig(welec) DSO W20xxA Open Source Firmware (Teil4) Gesperrt
war VHDL höher angesehen. Jörg
hardware_t.cpp in Zeile 2908 die Rest-Warteschleife durch folgenden Block ersetzt: [c] if ((15000-49*SPI_DELAY16) > SPI_DELAY16) // if there's still more time to kill than the shift time { Sleep_us(15000-49*SPI_DELAY16); // wait for SPI shifting it out, plus remaining relay settling time }
-
Thread
TEKWAY DST1xx2B Oszilloskop
steigende flanke mit 20ns/8ns/4ns time base, fallende flanke mit 20ns/8ns/4ns time base, mit defekten ADC und falscher kompensation. Der "defekte" ADC ist simuliert mit dem digital filter, aber so in etwas sieht es aus wenn der ADC beim schnellen anstieg/fall zusammenbricht (erstes spike deutlich kleinere
ist es auch möglich das protocol wie rs232 can spi i2c zu entschlüsseln
-
Thread
Erzeugen mehrerer Instanzen mit Generate; so richtig?
verschiedenen SPI-Schnittstellen echte Namen statt Nummern geben willst? [vhdl] signal adc_spi_out : spi_out_t; signal dac_spi_out : spi_out_t; signal gain_spi_out : spi_out_t; [/vhdl] > Vor allem noch ein
in einem gemeinsamen Package. - Bei mir gibt es zu jedem Typ noch eine default-Konstante ala: [vhdl] constant default_spi_out_c : spi_out_t := SS => '0', SCLK => '0', MOSI => '0'); [/vhdl] Ich habe dadurch nie Probleme mit nicht initialisierten Signalen, da bei der Initialisierung
-
Thread
FPGA wirtschaftlich betrachtet
Helmut schrieb im Beitrag #2022331: > einen 2,5Gs ADC zu steuern Und wenn das jetzt ein 1-Bit-Sigma-Delta-ADC wäre... ;-)
und man kann mit jedem davon ans Ziel kommen - und lernt nebenbei die Vorteile der Verwendung von VHDL statt irgendwelcher herstellergebundenen Schaltplantools zu schätzen.
-
Thread
Display Reichelt TFT-DIS 4,3 LCD-Modul Fragen zum Timing
kann man beispielsweise noch ein Dummy-Byte an den SPI geben, damit der den Takt erzeugt, oder eine externe Schaltung rücksetzen. In diesem Beispiel werden 8 Pixel, jeweils im Abstand von 4 Taktzyklen ausgegeben. Sprich mit 4MHz auf einem 16 MHz Controller
Farben und habe dafür schonmal einen Treiber in VHDL geschrieben, im Simulator läufts, habe leider das Display noch nicht geliefert bekommen. Das ist jedenfalls kein Problem, ich kann mal testen ob das in einen CPLD passt (wenn nicht habe ich verdammt
-
Thread
Masterarbeit FPGA-Koprozessor eines PC
einrechnen müsste inkl. allem und guter Unterstützung. (Erfahrungswert aus der eigenen Diplomarbeit mit VHDL und Prozessordesign)
Ein SDR wehre zum Beispiel etwas für einen FPGA. AM Eingang einen schnellen ADC, der den gewünschten Frequenzbereich direkt abtasten kann. (Verstärker und Filter müssen natürlich auch noch vor.) Schaue mal beim HPSDR-Projekt. http://openhpsdr.org/ Nächste Ausbaustufe mit