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[Suche] Interessierte(n) an Projekt (ARM/FPGA)
wenn der Controller/Prozessor nur schnell genug ist und viel Peripherie drin hat: - min. 2 oder 3 SPI - 2 UART - ADC, 4..5 wären schön, mit vllt. 12 Bits oder 10 wären auch gut - DAC muss nicht sein, ist aber ganz lustig. Vielleicht mit DMA? - Externes Interface für SDRAM und Flash - RTC mit Battery
Serial Port Interface (McSPI) Timing). Über SPI muss am FPGA ein Gegenspieler die Daten vom ARM in Empfang nehmen und vom Seriallen ins Parallele konvertieren. Dabei geht auch wieder Zeit verloren. Über GPMC kann eine Geschwindigkeit
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Anfängerfrage: Compare in VHDL für FPGA
Synchronisation direkt weiterverwendest: [vhdl] if falling_edge (CLK) then q_dff_3 <= (greater or equal or out_trig_hi); end if; [/vhdl] Das muß und wird irgendwann schief gehen. Was, wenn kurz vor der nächsten fallenden
Speicher, die Generierung des Adresszählers für die Speicherung und die Clock-Generierung für den ADC (bis 80Mhz) aus dem auf dem Board zur Verfühgung stehenden 25Mhz Oszilators (werd ihn wohl eher auf 40Mhz umrüsten). Die serielle Schnittstelle, ähnlich SPI hab ich schon fertig. Die liefert mir
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Bewerbungstest für Elektroniker gesucht
verstehen V. Digitaltechnik Grundgatter VI. Digitaltechnik fortgeschritten, Schieberegister, ADC, DAC... VII. Datenübertragung, Protokolle grob verstehen: SPI, UART, I2C, vorteile der differenziellen Datenübertragung... VIII. Mikrocontroller, grobe Grunddefinition, Blockschaltbild, Funktionsprinzip
EMV-Kompetenz. > V. Digitaltechnik Grundgatter > VI. Digitaltechnik fortgeschritten, Schieberegister, ADC, DAC... Diese Punkte kombinieren. Da kann man was draus machen! > VII. Datenübertragung, Protokolle grob verstehen: SPI, UART, I2C, > vorteile der differenziellen Datenübertragung... Eben,
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Celt in VHDL umwandeln
Hi, kann mir jmd helfen den CELT codec in vhdl umzuwandeln? CELT: http://www.celt-codec.org/ gruß Up4
Das wird dann ganz schön schwierig wenn du noch keine Ahnung von VHDL oder Verilog hast. Du wirst da wohl nicht drum herum kommen. Wenn du dich mit uCs besser auskennst solltest du einen nehmen der auch SPI versteht (wegen dem Funkmodul) und versuchen dort den CELT Codec
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FIFO FPGA Anfänger
Antwort, ich habe schon Lauflich und die Siebensegment-Anzeige programmiert. mein Ziehl ist, ein ADC einschließen und Spannung berechnen. Als erste Schritt möchte ich ein PIC16F88 einschließe 8 Bit Daten zum FPGA senden (ADC Simulieren), Daten in FIFO schreiben und dann auslesen und dann die Spannung
doch mal ohne Fifo. Dann mußt du erst mal klären, ob diese ADC-Simulation mit einem PIC schon was bringt. Heutige ADCs sind gern mal mit einer seriellen Schnittstelle (SPI, Microwire...) ausgestattet, da werden die 8 Bit Daten nicht viel Sinn machen. Wenn du
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Wittig(welec) DSO W20xxA Open Source Firmware (Teil3) Gesperrt
ausprobiert. Der primäre Grund für diese Erscheinung ist wie schon gesagt ein nicht ganz sauberes VHDL-Design. Sekundär liegt es an den Start/Stop Zyklen des ADC. Der ADC reagiert etwas zickig, wenn der normale Lauf unterbrochen wird, also habe ich die Start/Stop-Logik nochmal überarbeitet nach den
, aber es stehen tatsächlich ab 10µs - 500ms nur 4K Werte zur Verfügung. Ich denke dass hier vom 4 ADC-Betrieb auf Single ADC-Betrieb umgeschaltet wird und jeder ADC hat anscheinend fest verdrahtet Speicher für 4K Werte zur Verfügung. Prüft das mal, bei mir sah es erstmal ganz gut aus. Nevertheless
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Converter: mehrere SPI-Schnittstellen parallel --> LVDS
eine Art Interface-Board zu entwerfen für die Verbindung zwischen: - auf einer Seite sind mehrere SPI-fähige Bausteine (ADC, DAC, Sensoren; bis zu ca. 8 Stk.) die parallel (also gleichzeitig) beschrieben/gelesen werden - auf der anderen Seite ist ein Board, welches die Daten per LVDS empfangen soll
darstellen. Ganz oben ist die Übertragung zwischen Zentrale und Interface-Board, bezeichnet mit Main SPI. Darunter sind untereinander die Daten zwischen Interface und Slaves SPI1 bis SPI8. Ein Zyklus der Main SPI ist um Faktor 8 kürzer als ein Slave-SPI-Zyklus. Zum Kennzeichnen habe ich folgende Abkürzung
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Suche Mitwirkende für Universal-FPGA board
meine Fehler viel schneller. Steuerung über Makefile skript. Leider geht keine Mix Verilog und VHDL da GHDL nur VHDL kann.
Z.b. könnte man GP-Stecker mehrfach belegen und einfach jumpern, um gewünschte Funktionen wie PS/2, SPI, I2C, VGA in *ausreichender* Anzahl bereitzustellen, statt alles über Module zu lösen. PS/2 verwende ich wenigstens 2 für Tastatur und Maus (GUI), da könnte es noch ein dritter sein. SPI brauchen
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Audio Codec, Empfehlungen und Erfahrungen
Community! Bis jetzt habe ich in meinem Hobby-Projekt (Reconfigurable Computer mit FPGA) einfachste VHDL-Delta-Sigma-DAC (von Xilinx AppNotes) beutzt. Jetzt plane ich neue Version, welche "dickere" FPGA bekommt. Ich wollte auch eine richtige Audio-Codec einbauen. Am besten noch mit ADC (Line-In). Kann
machbar. Soll die Ansteuerung mit bestimmte Frequenz erfolgen oder man kann diese Codec, wie z.B. SPI DAC LTC1661, mit beliebige Frequenz betreiben??? MfG
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FPGA->RS232 PC, wie Variablen und Werte auseinander halten
ziemlicher Neuling in der FPGA Welt. Nun habe ich aber erfolgreich einen Cylone2 dazu gebracht per SPI einen ADC auszulesen und per Serieller die Daten an den PC zu senden. *freu* Als nächsten Schritt habe ich nun mehrere Variablen die ich übertragen möchte. Jetzt rätsle ich nur in welchem "Format
Genau. Deshalb erstmal ASCII. 12C2<RET> >Einen ganzen String zu übertragen ist (für mich) in VHDL auch nicht so >einfach ;) Wo ist das Problem? Für jede 8 Bit Variable müssen zwei Bytes erzeugt werden. Das kann man mit einer kleinen State Machine. Siehe [[Festkommaarithmetik]]. In VHDL ist das
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MiniLA Version MockUp
www.sigrok.org minila2 implementiert - irgendeine fremdsoftware nehmen und patchen (software und vhdl)
den 3 leds im schaltplan steht was mit led 1, 2 3 4 5 6 oder > so? LED1 smd = LED2 THT = ST3 im VHDL LED3 smd = LED4 THT = ST2 im VHDL LED5 smd = LED6 THT = ST1 im VHDL die funktion hier : http://www.mikrocontroller.net/topic/174860?page=3&reply_to=1974338#1958865 > ist das nur damit gemeint
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Digitale Frequenzweiche
@sven im Prinzip geht das so. Vllt erst Testhalber die VHDL-Software schreiben und simulieren und dann die Koeffizienten berechnen (diese lassen sich ja durch das EEProm jederzeit ändern, von daher ist der Schritt hardware-technisch gesehen eher zweitrangig)
auch maßgeblich die Programmierung in VHDL (selbst wenn man da sicherlich parametrieren kann, aber so hat man das "Herzstück" erstmal fertig). Die Koeffizienten sind erstmal nebensächlich (bis auf die Anzahl).
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100Ms/s mit 100MHz, AD Wandler Daten speichern. Wie am besten?
das Board gerne selbst layouten. Daher sind mir Bsp sehgr lieb. Als AD Wandler habe ich mir den 8Bit ADC082000 -> http://cache.national.com/ds/DC/ADC08200.pdf ausgesucht. mfg
). Sehe ich das richtig, dass ich den Filter (was ja eine > Hilberttransformation nunmal ist) in VHDL selbst schreibe? > > > mfg Du hast doch eh einen DSP. Dann mach das dort in Software. Das ist viel einfacher als in VHDL. Habe ich nicht gelesen, dass du noch keine Ahnung von VHDL hast? Dann
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Modul an BRAM simulieren
Wizard erstellt, diese manuell modifizieren um das BRAM dazuzugeben. Eine TB ist nur ein normales VHDL Programm, das keine Ein- und Ausgänge mehr haben sollte. Niemand verbietet Dir zu einem bestimmten Problem eine TB zu schreiben, in die nur das hineinkommt, das Dich interessiert. Wie gesagt, diese
durchaus mehr als 1 Komponente in eine TB eingebunden werden. Das brauche ich fuer manche externe Chips (ADC/DAC via SPI z.B.) fast immer auch fuer meinen Toplevel.
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XMOS jemand?
Signal gesetzt auf das wiederum ein anderer Thread pollt? So richtig? Z.b: [c] void Thread_1_SPI() { if (Data.Available() == true) { SPI.Data.ready = true; } } void Thread_2_Display() { if (SPI.Data.ready == true) { Display.ShowData(SPI.Data.GetPtr(), SPI.Data.GetLength
core. Externes RAM kann man nicht so anstöpseln, dass es im Adressbereich erscheint. Geht nur über SPI o.ä. mit allen Nachteilen. Kann sein, dass da noch was nachkommt. Gruß, Nick
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VHDL Debuging
dafür die praktischen Beispiele. Naja, ganz einfaches Beispiel: Du hast auf deinem Design einen SPI-Master, der einen externen Mehrkanal-ADC zyklisch einlesen soll. Der SPI-Master hat als Eingaenge eine Clock, evtl. einen Reset, dann die SPI-Signale nCS, SCK, MOSI, MISO. Er muss deinem Design natuerlich auch sowas wie adc0_wert, adc1_wert, adc0_valid, adc1_valid 'nach oben' durchreichen. Diese SPI-Master Component kommt in eine TB rein. Eine weitere Component in der TB ist dein externer ADC. Der wird mit deinem SPI-Master
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Wittig(welec) DSO W20xxA Open Source Firmware (Teil2) Gesperrt
ein kleiner Überblick_ - High Frequ -> adc_change12 = adc_change34 = 0x01000000 diese Einstellung hat sich bei meinen beiden Geräten insbesondere bei hohen Frequenzen bewährt. - Factory -> die ADC-Register werden mit den Werkseinstellungen
auch in der O.S. Version benutzt wird (0x00020000) - Test2 -> adc_change12 = adc_change34 = 0x00000000 - Test3 -> adc_change12 = adc_change34 = 0x01020800 - Diese einstellung verursacht bei mir die schon bekannten Störungen auf den Signalflanken Auf Wunsch kann
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Frage zu DCM und "schrägem" Takt
den Zugriff regeln. Das SPI-Modul bezieht seinen Takt mal vom DAC-, mal vom ADC- und mal vom Verstärkermodul...
verfügbar, wenn man das Steinchen im Master-Modus betreibt. Master-Modus heißt für mich, dass der ADC den SPI-Takt erzeugt (deshalb habe ich ihn als gegeben eingestuft). Selbst wenn ich den ADC im Slave-Modus betreiben will, ist die Spanne, die mein SPI-Takt variieren darf nicht sehr groß, denn der
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Mini-Farbdisplay (+mehr) für 1 Euro
Benedikt K. schrieb: > Der Umschaltpin auf SPI wäre schöner gewesen... Wenn der dritte Auswahlpin intern auf low liegt, könnte man SPI einschalten. Nützt aber nix, da SPI seperate Leitungen nutzt die nicht rausgeführt sind.
SPI interface. Zur font. Hier die 5x8.
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wie Chipselect bei SPI steuern?
Logik gerade etwas ganz arg schief... Mal angenommen, du hast drei Module (Input, Output und ADC), die mal was mit dem SPI-Modul haben möchten. Dein SPI-Modul sieht z.B. so aus: [vhdl] entity SPI_Modul is Port ( clk : in STD_LOGIC; dataTX : in STD_LOGIC_VECTOR( 7 downto 0);
STD_LOGIC; dataRX : out STD_LOGIC_VECTOR( 7 downto 0) busy : out STD_LOGIC); end SPI_Modul; [/vhdl] Erst werden dataTX angelegt, dann das startTX aktiviert. Wenn die Übertragung läuft, wird busy aktiv. Wenn busy wieder inaktiv ist, können die Daten an dataRX abgeholt werden. Du
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Verbesserungsvorschläge gesucht
else do <= data(7 downto 0); end if; end if; end process; [/vhdl] Die Byte order hängt dann halt ganz normal von der Reihenfolge der lese/schreibzugriffe ab, aber da wirst du ja eh ne SW einsetzen so wie ich das verstanden habe?
würde ich mich über einen > konkreten Hinweis (Zeile, o.ä.) freuen. Ich kann mich irren aber [vhdl]variable tmp : std_logic_vector (15 downto 0) := (others=>'0');[/vhdl] Eine 'variable' ist nur von begin bis end des Prozesses gültig! D.h. dir geht die Funktionalität die du eigentlich haben wolltest
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Variabler Pulsgenerator, CPLD oder FPGA
, dann reicht ein CPLD. Aber das mit dem ADC im AVR hab ich ja schon im alten Thread bezweifelt. MfG Falk
> Wenn das so WIRKLICH funktioniert, vor allem die ADC-Ansteuerung, dann > reicht ein CPLD. Aber das mit dem ADC im AVR hab ich ja schon im alten > Thread bezweifelt. Der ADC ist extern und dessen sample&hold wird vom Pulsgenerator getriggert. Auslesen
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RS08 Mikrocontroller ohne Stackpointer Register, Interrupt Vektor aber *neu* wer kennt ihn?
Meinung zu diesem Low End Controller interessieren. Gefällt mir grundsätzlich. Die Dinger gibts mit ADC, Komperator, SPI, I2C und sogar mit LCD-Controller. Von 6 bis 48 Pins. Nur mit Aussagen wie "highly cost-effective" wäre ich vorsichtig, Freescale war eigentlich schon immer eher teuer. > Würde euch
würde ich mit so einem Schrott keine Zeit verschwenden. Da fang ich dann lieber doch noch mal an VHDL zu lernen. Da kann man wenigstens was mit anfangen.
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DA Wandlung mit Spartan 3AN Board
Im einfachsten Fall so etwa: [vhdl] : : --Inputs signal CLK_50MHZ : std_logic := '0'; signal btn_south : std_logic := '1'; --Outputs signal SPI_SCK : std_logic; signal SPI_MOSI : std_logic; signal
<= not CLK_50MHz after CLK_50MHz_period/2; btn_south <= '0' after 100 ns; process (SPI_SCK,SPI_MOSI,DAC_CS) begin if (DAC_CS = '1') then dacout <= sr(15 downto 8); else if rising_edge(SPI_SCK) then sr <= sr(22 downto 0) & SPI_MOSI;
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SPI Takt aus FSM
sie sich sogar. Ein ähnliches Problem hab ich aber noch bei einer AD Wandler Ansteuerung, auch SPI. Die erzeugt auch den Takt indem sie den FPGA Takt durch 2 teilt, allerdings damit bei der fallenden Flanke des SPI Takts der SDA vom ADC ausgelesen werden kann. Ein Prozess darf nicht auf die positive
" zu erzeugen. So etwa: [vhdl] signal gated_clock : STD_LOGIC; : case SPI_State when shift => gated_clock <= '1'; : end process; spiclk <= gated_clock and clk25; [/vhdl] Aber sowas macht
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Der vhdl-Schnipsel-Anfängerfragen Thread
> HW wird das Spartan3E-Dev Board mit dem ADC von Linear. Das hat Dual-Edge FFs nur in den IO-Zellen. Du kannst sowas nicht machen: [vhdl] if (cs = '0') then aclk <= '0'; counter := 0; elsif (run = '1') then
verzeiht, aber ich habe Eure Erfahrung net. Insofern habe ich auch keine Ahnung, wie man sonst SPI-ADCs ansteuern würde. Freiwillig würde ich mir kein SPI-ADC antun, insbesondere nicht in Zusammenhang mit einem FPGA - aber es ist nunmal drauf, dann macht es sicher auch Sinn, es zu verwenden ;)
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Programmierung USB Chip CY7C680013A
Damit wäre es mir wohl auch möglich die Logik zum Füllen der FiFos im FPGA zu beschreiben. Die VHDL seite macht mir mittlerweile relativ wenig sorgen, damit komme ich zurecht, aber leider finde ich keinen Anfang wie ich den Cy7 Chip programmiert bekomme. Da gibt es Firmware und Treiber und eine xx.a51
gefunden habe, leider nur Port B für die Datenübetragung genutzt und den Port D für irgendwelches SPI Gedrisse verplant ... mein nächstes Board muß ich dann wohl selber designen und mir vorher mal ein USB cypress Eval Board zum üben holen....
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8 Kanal 50Ms/s AVR Logic-Analyzer
ist mein Bekannter am sondieren. Mit dem Takt zusammen kann man dann natürlich auch einen Flash-ADC sammt Bereichsumschaltung erledigen. Allerdings sollte der ADC selbst da nicht programmierbar sein, sonst müsste man noch eine I2C/SPI rausführen und dann werden wieder die Pins am Mega48 knapp. ;-
die TTL Logik wäre ja schon was für unsere VHDL Gemeinde
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Flugzeug-Daten auf 1090 MHz empfangen
Ein ADC + CPLD sollte auch reichen. Der CPLD filtert und schickt dann die Bits per SPI raus (0 oder 1). Die Schwelle kann dann auch per SPI eingestellt werden. Ansonsten die 8MSPS mit einem kleinen uC Sampeln
www.auroraeurotech.com/avionics/ "Receiver uses advanced signal processing. (12bit 40Mhz ADC,FPGA and dedicated DSP)"
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Wittig(welec) DSO W20xxA Hardware
Anpassung des derzeitigen VHDL Designs- ADC Kalibrierung notwendig) Gruß, brunowe
Hallo, @Alfsch: Das timing der einzelnen ADC und die Realisierung in VHDL ist recht komplex. Es lässt sich dennoch sagen, das die einzelnen ADC's mit einer Freq. von 250MHz sampeln (bei 1GSa/s- wie aus Guidos Foto oben ersichtlich). In der
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Wittig(welec) DSO W20xxA Open Source Firmware
da sie halt via VHDL-Code nicht verarbeitet werden. Das aktuelle Slog Design hat übrigens genau die ADC Kalibrierung und vor allem das Timing der einzelnen ADC zum Thema- deshalb diese schöne farbige Darstellmöglichkeit
also eine konstante Phasenverschiebnung zw. den einzelnen Clocks um z.B. Laufzeitunterschiede zu den ADC auszugleichen. Allerdings findet die Clockerzeugung und Festlegung einer evtl. Phasenverschiebung in VHDL statt und lässt sich somit nachträglich nicht mehr korrigieren (ohne ein neues VHDL- Design
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Wer möchte seinen eigenen ASIC?
8-Bit-CPU - MP3-Decoder (vielleicht mti DAC) - USB (zum Lesne von USB-Festplatten) - 2x UART - SPI - 128k Flash, 32k RAM Oder muss das ein anderer Baustein sein?
alles umsonst. Um die 2x2 mm in knapp 3 Monaten voll zu bekommen würde ich einen bezahlbaren Flash-ADC vorschlagen, kann man immer gebrauchen und das EPROM bietet sich zur Kalibrierung an und/oder einen großen & schnellen FiFO für den ADC oder das LA-Project.
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ARM7 Automotive ?
bezeichnet erstmal keinen bestimmten realen Prozessor. Das ist eine eher relative Aussage, denn das VHDL-File (oder welche Sprache auch immer) des ARM X wird schon existent sein. Keine Ahnung in welche Form der Hersteller den Core bekommt. Aber wie auch immer, ändert das nichts daran, das dieser Core
Peripherie ist der Controller ausreichend ausgestattet: - 2 Timer/PWM insgesamt 5 Kanäle - RTC - ADC - SLIC (Slave Lin Interface Controller) - SPI - I2C - SCI - ... Gruss
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DDS Compiler und Phase Increment
Hallo Kurt, meintes du es vielleicht so ? [vhdl] library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity adc_out is port ( clock : in std_logic; -- 50 MHz Clock SPI_SCK : out std_logic; SPI_MOSI : out std_logic; DAC_CLR : out std_logic; DAC_CS : out std_logic; led : out std_logic_vector(7 downto 0) ); end entity adc_out; architecture rtl
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Ansteuerung DA-Wandler Spartan 3 Starter Kit
DA-Wandlers kann ich ja alles mittels Simulation überprüfen. Danach geht es nur per Hardware (Oszi). [vhdl] library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use work.sine_package.all; entity adc_out is port ( clock : in std_logic; SPI_SCK : out std_logic
kannst Du erstmal solange simulieren/rumnspielen, bis dein "DA-Wandler" was erkennt. Duke [vhdl] entity dac_spi is port ( SPI_SCK : in std_logic; SPI_MOSI : in std_logic; DAC_CLR : in std_logic; DAC_CS : in std_logic ); end entity dac_spi;
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Net Zuweisungen in der UCF-Datei werden nicht gefunden
Ist /adc_out/ in deinem Projekt das Top-Level-Modul? Ist die UCF-Datei in dein Projekt eingebunden (Add Files...)?
Hallo Lothar, ja adc_out ist das Top-Level Modul. Ja, die UCF-Datei ist eingebunden. Vielleicht liegt es an meinen beiden linken Händen.
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Pollin CPLD Board Erfahrungen?
shiftregisterInput; END IF; END PROCESS schieberegister; led <= data; end Behavioral; [/vhdl]
begin if RISING_EDGE(clkIn) then if(data = "01010000") then ... [/vhdl] Gruß, befro
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PROBLEM MIT XILINX TOOL
Danke erstmal für deine Antwort! : [vhdl]LSR:PROCESS(CLK) BEGIN IF rising_edge(CLK) THEN IF Reg_Enable='1' THEN Data<=Data(31-1 downto 0)& ADC_OUT;--ADC_out ist INPUT Fuer mein FPGA END IF; END IF; END PROCESS LSR; [/vhdl] : Ich habe mit oszilloskop ADC_OUT gemessen-->ADC Schickt schon Daten Aber ich habe Data(0) auch gemessen bekomme ich nichts. Das heisst FPGA nimmt keine DATen aus PIN ADC_OUT. Ich denke wenn
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Ist sowas synthetisierbar
klappt es auch mit dem SPI-Master.
:) ich warte natürlich nicht auf dem ADC, sondern erzeuge ich schon einen Clock (siehe VHDL Code) Der Fehler sollte nicht am Clock liegen, weil er eigentlich die erste Achse richtig ausliest, aber die folgenden 3 nicht mehr. Dabei spielt
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Unterschied Starterkit Spartan-3, Spartan-3 E
damit wesentlich mehr anstellen kann. Nu ist die Frage, ob die Bedienung und das Aufspielen von VHDL Codes bei beiden Gerätschaften die selbe ist, oder ob es große Unterschiede gibt (mal ganz von der 7-Seg Anzeige abgesehen). Mir ist es vor allem wichtig, VHDL Codes ohne großes Umschreiben von einem
3. Deshalb kann es auch günstiger gefertigt werden. Im Gegensatz hat das 3E einen Bootloader für SPI-Flash, und somit ist der Konfigurationsspeicher günstiger. Weiters gibt es auch noch andere Unterschiede.
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FPGA(Routing and Simulation)
Hallo Alle zusammen! Ich muss auf FPGA einen großen register implementieren. Daten aus ADC's werden in diesem Register gespeichert(SPI).Ich habe Code simuliert und er laüft wunderbar natürlich mit richtiger Synthese:-).Was mich Angst macht ,das Problem der Laufzeit bei einer FPGA. Ich habe
@ vhdler (Gast) >Ich muss auf FPGA einen großen register implementieren. Daten aus ADC's >werden in diesem Register gespeichert(SPI).Ich habe Code simuliert und Sowas packt man sinnvollerweise in BRAMs
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AVR für wenig Geld im LAN
SUB-D-Anschlussplatine Best.Nr. 810 055 Sehr praktisch mit Schraubanschluss. 8 Port -> PC0 - PC7 4 ANALOG -> ADC0 - ADC3 Kann ich nur empfehlen. Preis 3,95€ Kurt
Hast du die Pins am ENC geändert? #define SPI_SS 3 #define ENC_CS 4
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ADC Daten zwischenspeichern
Projekt benötige ich aber noch mehr I/Os - gibt es also eine Lösung die Daten intern zu speichern? [vhdl] library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity adc_spi is Port ( clk50 : in STD_LOGIC; start_conv : in STD_LOGIC
'); SCK : out STD_LOGIC); end adc_spi; architecture Behavioral of adc_spi is type state_type is (IDLE, START,HI,LO,FINE); signal next_state, state : state_type; signal counter : integer range 0 to 35 :=0; signal