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CPLD: Funktionsblöcke und Pins
verstehe ich. Aber sind die 10nF wirklich nötig (bei weniger als 5 MHz Takt)? Ich habe hier ein XC9572XL-VQ44 Dev-Board vor mir liegen, das hat nur einen Kondensator pro Vcc/Vccio.
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Einstieg in CPLD &FPGA
Lattice IspLSI 1016 - PLCC44 - 64 Cells - 2000 Gates - 32 I/Os - 15ns - Xilinx XC95xx - Xilinx XC9572XL - PLCC44 - 72 Cells - 1600 Gates - 38 Is/34 Os - 10ns Altera bietet Reichelt nicht an, deshalb kann ich da keinen vergleichbaren CPLD listen. Wo kann ich dann nach Evaluationsboards gucken? Reichelt
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XC9572XL als GLCD-Treiber mit Stabilitätsschwäche. Code-Problem? EMV? Defekt?
Hallo, ich versuche gerade, ein XC9572XL-VQ64 als Treiber für ein dummes 320x240er LCD einzusetzen. Das CPLD ist dabei wie ein SRAM mit integriertem Adress-Latch als XMEM an einen ATMega8515 angebunden. Auf der anderen Seite ist das eigentliche
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"Moderner" PLLC 84 CPLD?
SMD kann, in meiner Anwendung aber einen CPLD mit vielen IOs benötige, verwendet ich momentan den XC9572 im PLLC-84 Package. Diese scheinen komplette obsolet zu sein heutzutage, und sind dementsprechend schwer zu bekommen. Sogar Prototyping Sockets for PLLC-84 sind schwer zu kriegen (TQFP Prototyping
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Takt herunterteilen
fertige Signal ausgeben. Das würde ich nur im Notfall machen, weil ich zu wenig Anschlüsse am CPLD (XC9572 PC44) habe. Hier würden denke ich 3 Pins belegt werden. (GCK, In und OUT) ODER wenn natürlich zu viele Makrozellen ausgelastet sind, würde ich auf den nächst größeren CPLD setzen, dann könnte ich
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welcher controller für retro Spielkonsole
dort solche Aufgaben wie das bitblitting unterzubringen, davon hab ich hier noch welche rumfliegen XC9572 15ns, XL95144 10ns.
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Delay mit Gatter ohne R/C realisieren
Schaltung in ein CPLD zu integrieren. Als blutiger Anfänger in VHDL/CPLD habe ich mir einfach mal den XC 9572 ausgesucht da dieser als PLCC und 5V einfach im Hobbybereich zu handhaben ist. Der CAN-Bus läuft mit 250KBaud, somit ist ein Bit 4uS lang, 1TQ ist 250nS. Als Takt steht mir 16Mhz zur Verfügung.
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Logiblöcke, Makrozellen, Gatter, LUTs - ich blicke nicht durch!
einem Microkontroller mit einem SPI Bus. Habe hier an anderer Stelle gelesen, das Falk in einen XC9572 CPLD nur einen SPI Slave und 12 PWM hinbekommen hat, weil der CPLD zuwenig Flipflops oder Gates hat. Mir ist noch unklar ob diese Gates auch eine Art Flipflop Speicherfunktion haben denn für meine
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CPLD/FPGA Plazierung/Routing
voll ausnutze) recht gut beeinflussen. Und: In EAGLE ist der CPLD, um den es geht (Beispiel: XC9572), als PLCC 84 vorhanden. Nun, nach einem Platzieren der Bausteine auf der Platine würde sich erst die günstigste Zuordnung "Echt-Pin" zu "Funktions-Pin" ergeben, die ich beim CPLD constraints design
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RS flipflop finden in Xilinx
Aber ich habe mal eine andere Frage, weist du wie man in VHDL mit Xilinx CPLDs (XC9536XL oder XC9572XL) ein Wandlung eines Differenzial-Taktsignales umwandeln kann? Ich dachte dabei an ein D-FF mit Asyn. Set/Reset, etwa so: procedure (clk_p, clk_n) begin if (clk_p = '1') and (clk_n = '0')
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If Anweisung - Sram Problem
Code ist bis auf die Ursache stark reduziert. Mein Problem: Gleich zu Beginn arbeitet mein GPLD(XC9572) den "else"- Teil ab, obwohl der write_counter noch kleiner 12 ist. Wenn ich die ganze "Case"-Sache weg lasse, dann funktioniert es wieder. [vhdl] case we_oe_change is when "000" =>
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Xilinx CPLD Board online
hab mir seinerzeit mal ein kleines xc9572xl board layoutet. das gibts jetzt unter www.flyingbytes.net . evtl kann ja einer was damit anfangen. mfg
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VHDL-Tristatebuffer will nicht
Hi, ich verwende einen XC9572 und der hat doch laut DB Tri-Buffer. Das asynchrone Gehühner gefällt mir auch nicht, hab aber noch nie einen Tri-Buffer verwendet und weiß nicht so wirklich wie ich das WR und RD Signal gleichzeitig
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FPGA Einstieg ohne fertiges Board möglich?
ob ein einfaches cpld genügt (hört sich stark danach an). Das größte Xilinx-cpld bei Reichelt (XC9572XL im TQFP100-Gehäuse) kostet grade mal 5.30EUR, hat aber insgesamt nur 72IOs plus Clockeingänge, und wenn du noch ein paar Pins zusätzlich für den seriellen Ein/Ausgang brauchst... Die größeren Teile
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CPLD lässt sich nicht "im Betrieb" programmieren
Hallo, Ich habe hier Probleme damit einen XC9572XL zu programmieren. Am "Anfang" des Designs ging das noch problemlos. Aber sobald das Design jetzt größer wurde*, schlagen längere Befehle, wie Erase, Program, Verify oder Readback im iMPACT fehl
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Schnelle Datenspeicherung
Abstand die beste elektronik Zeitung. Wegen dem Logikanalyser, hab ich auch an ne CPLD (z.B. Xilinx XC9572) und einem einfachem AVR gedacht, aber eigentlich sollte es doch auch ganz gut gehen, wie Thomas b das beschreibt (kaskadierte schnelle Binärzähler). Das eigentlich Zeitkritische ist doch der Adressgennerator
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Xilinx 95xx CPLD (allg. Fragen)
/A 3) Ein kurzes Googlen nach dem XC4005 zeigt dass diese ca. 600 FF zur Verfügung stellte. Ein XC9572 hat 72 FF, ein XC95144 hat 144 (usw). Diese Bausteine bieten deutlich weniger Resourcen, ganz abgesehen von der Tatsache, dass es sich um CPLD handelt, während der XC4000er schon ein FPGA war. Das
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[V] "Dicker Brummer" Xilinx XC9572PCG84..15C im PLCC 84 Gehäuse
Hallo, ein Oldie XC9572PCG84..15C im PLCC 84 Gehäuse. Neu und unbenutzt! 5V Version , Keine XL Version Mit 2 PLCC Sockel abzugeben. Siehe Bild. Preis alles für 6€ + 2€ DHL (Versand DHL/Post und Paypal) Bei Interesse
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Spikes, Designproblem ?
Ich versuche mit einem XC9572 ein IDE Interface für ein altes 8 Bit System zu basteln. Im Xilinx Simulator sieht alles gut aus nur am Zielsystem läuft es nur manchmal. Der CPLD soll den 16 Bit-Datenzugriff auf die Platte in 2 8
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Programm zu groß für CPLD
Optimize Density gestellt was ging. Gibt es noch andere Möglichkeiten? Das Programm soll in einen XC9572XL und ist eine Zustandsmaschine mit 10 Zuständen. Die Funktion die ich hinzufügen wollte ist, dass ein Pin High ist, wenn die Maschine sich in einem von zwei bestimmten Zuständen befindet. Versucht
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[V] PALCE16V8 , Xilinx, Atmel
unbenutzte PALCE16V8Q-25PC in DIL20 abzugeben. VB 0,80 ,Versand 1,50. Ausserdem liegen noch ein Xilinx XC9572 (15C) in PLCC84 da, VB 4,50, und 2 benutzte Atmel AT90S2343 in DIL8, VB 1,00. Gruss, Andreas
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Probleme mit I/O Markern (Xilinx ISE 9.2i)
. Ich habe ein Schematic-File entworfen und möchte nun die virtuellen I/O-Marker den Pins meines XC9572XL zuordnen. Das Problem ist, wenn ich in PACE die Zuordnung vornehmen möchte sind als Pins nur die Ein- und Ausgänge eines D3_8E vorhanden und kein einziger meiner eigentlichen Marker... Kennt jemand
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Xilinx ISE CPLD Report
Betroffen sind alle 5 Werte (Macrocells, Pterms, Registers, Pins, Function Blocks). Das Device (XC9572) ist in den Projekteigenschaften gesetzt. Weiß jemand wie man das wieder hinbekommt ? Stefan
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Spartan 3 und JTAG
vom typ III zu laden. Dieses Kabel (Selbstbau nach Xilinx Ver.2) funktioniert mit den 3.3V CPLDs XC9572 und XC95144. Ich habe das Kabel mit den xc3s200 mal mit 2.5V und auch mit 3.3V (mit den ausreichenden Schutzwiderständen) betrieben. Impact erkennt ein "unknown device" mit der Version 15. Wenn
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Suche Oszi für Digitalschaltungen
SRAM Sockel meines Atmel Controller Boards. Die Adressen und Clock Signale erzeugt mir ein CPLD (XC9572XL von Xilinx). Zum ansehen wahrscheinlich ganz nett und interessant. Der Nachbau ist aber wahrscheinlich eher nicht zu empfehlen, da das Ganze sehr fliegend aufgebaut ist. Aber wie gesagt... war für
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Mein erstes richtiges Board
drinnen? Jeder Ratschlag willkommen! Das ganze ist ein CPLD Development Board fuer den Xilinx XC9572XL im PLCC44 Package. Es fuehrt eigentlich nur die PINS der CPLD nach aussen und hat eine Pierce Schaltung die als Clock dient. Ein LC33CV dient als Spannungsregler (im Schema als 78xx, konnte das Bauteil
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FPGA über serielle Schnittstelle programmieren
einen Altera USB Blaster-Nachbau selber gebastelt habe. Es ist wirklich nicht viel drin. FT245RL + XC9572XL. Sehr einfache schaltung und es klappt tadellos! MfG
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Suche CPLD für Projekt
Hm, also ich würde eher XC9572 oder wenn irgendwo zu bekommen XC95108 empfehlen. Weil der XC9536 kann zwar 4 8Bit Register implementieren, allerdings wollen diese ja auch noch adressiert und befüllt werden. Evtl. gibts da auch
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Sporadischer Lesefehler
Schreiber | | | +-----------+ Also benutze ich einen XC9572XL, der als Vermittler für den RAM-Baustein dienen soll. (Natürlich macht der 9572 noch viel mehr.) +---------+ +---------+ +-----------+ | | | | |
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Xilinxs Fehlermeldung CPLD
Webpack sagen? Werde daraus einfach nicht schlau habe quasi nur einen process auf dem Ding (XC9572) laufen ungefähr so process (Error1, Error2, CLK) begin if (Error1 = '1' or Error2 = '1') then PORT <= (others => z); elsif (CLK'event and CLK = '1') then if (Schalter = '
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erweiterter Anfänger sucht Tutorial
#4256570: > Es gibt auch ein paar Schwachpunkte im Buch im > Beitrag "Re: Verständnisproblem Xilinx XC9572 CPLD" Danke gut zu wissen, schade das solche Listen nicht aktuell gehalten werden Ok die anderen beiden Threads hab ich mir durchgelesen und so verstanden das "The VHDL Cookbook" nochmal einen
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BoundaryScan
realisieren. Nun habe ich allerdings das Problem, dass ich auf dem Evaluation-Board nur 2 CPLD's (Xilinx XC9572 und Altera EPM7032) habe und diese laut BSDL-File kein User-Register besitzen. Jetzt dachte ich, dass ich die Testart INTEST verwenden kann um so die Daten ins Design zu bringen. Und dann den Baustein
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AT90CAN, XMEM und LCD
getrennt ansprechen, daher dieser Hardwareaufwand. Ist aber nicht so wild, ein paar 74HC oder ein XC9572XL CPLD reichen dafür. 5. Denke daran, dass die Displays IO-Spannungen von 2.8 bis 3 V haben. Bei einem 5V AVR brauchst Du ohnehin Pegelwandler, da ist dann der zusätzliche Aufwand für die Latches
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8086 Beschaltung Speicherlogik (BHA A0 MR MW)
Hier kommen ja richtige gute Ansätze. Auf der CPU-Seite sieht es bisher wie folgt aus: ein XC9572 generiert die Clocksignale (8284) und stellt den Buscontroller (8288). An dem sind noch genug I/Os frei. Alles was hier generiert wird, geht auf einen Leiterplattenverbinder. Momentan ist der Datenbus
Interrupts sind Platzhalter...da habe ich noch keine richige Idee...wahrscheinlich wird es noch ein XC9572 werden. Grundidee war, alles auf die kleinste Funktionseinheit herunterzubrechen um nicht die Komplexität der "Kuchenbleche" zu haben... Außerdem lassen sich Europlatinen zur Not noch selber ätzen
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JTAG-Player mit ATMEGA644 seriell
den MEGA644 vorgesehen, der bei 3,3V noch mit 11,0592MHz laufen sollte. Die Programmierung eines XC9572XL mit 24kB Daten dauert ca. 22sec. Ach ja, eigentlich war das Projekt ein Programmer für serielle EEPROMS der Typen 24C(x)xx und 93Cxx. Den JTAG-Player habe ich dann dazugeschustert. Also, serielle
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Die Krux mit dem vhdl und den dev boards
, insbesondere auch vhdl zu beschäftigen. dazu habe ich noch ein paar Fragen: Habe mir ein xc9572 Platinchen gebaut mit paar Leds und 2 tastern. Das kann ich programmieren - alles prima. Aber ist dennoch ein wenig eine Sackgasse. Ich denke noch etwas dazu zu bauen wäre mir recht nur was weiß ich
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Xilinx XCR22LV10 als einstieg
bekomm ich um 2,10€ Aber aktueller wird er dadurch nicht ;-) Bei Reichelts Angelika gibts den XC 9572XL PC44 für 3 Euronen. Der hat immerhin schon 72 FFs und nicht nur 10.
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Anfängerfrage cpld, Geschwindigkeiten..
der CPLD und FPGA einarbeiten und hab da noch ein paar grundlegende Fragen. Ich hab von xilinx ein XC9572-15ns und ein XC95144XL-5ns cpld zum spielen. So, was sagen jetzt eigentlich diese 15ns bzw. 5ns genau aus? In welcher Verbindung steht das zur eigentlichen Clock (Quartzoszilator)? (hab da ein 40 und
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Tausche viele µC STK's gegen CPLD/FPGA STK
Hallo Stephan, ich habe bei mir einen XC9572XL-Kit herumliegen. Wäre das etwas für Dich? Und wenn nicht, was würdest Du für Cypress PSoC First Touch haben wollen? MfG, Wincent
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Schaltung mit 4068
ausprobieren. Man kann dann auch die Funktion der Schaltung erstmal simulieren. Als CPLD wäre der XC9572 geeignet. Er ist 5V-fest und hat ein PLCC-44 Gehäuse, d.h. man kann ihn in einen Sockel auf ne Uniplatine stecken. Er hat 72 Macrozellen. Jede Macrozelle besteht aus einer (fast) beliebig verschaltbaren
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Logikcracks gefragt! Job für µC oder Logik-Ic? Schrittmotor ansteuern
Logik-Ic zu machen Anstatt Digitalschaltung würde es natürlich auch ein kleines CPLD tun: XC9572 5V 44 pins 2 EUR XC2C64 3.3V 44 pins 2 EUR Aber immer noch teurer als ein kleiner uC ...
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Suche Infos über CPLD's (XC9536XL)
Also die XC9572XL lassen sich mit so nem billig Parport Programmer beschreiben. Die '36er sind nur die kleinere Version davon, also geh ich zu 99,999% davon aus, dass die sich auch so beschreiben lassen. Check
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Bastelidee ascii text auf PAL TV
mal selbst was überlegt da ich grad passende Bauteile noch rumfliegen habe wie z.B ein paar avrs, XC9572-15 cpld, ein paar 8KB15ns srams. Meine Idee wäre eine 40x25 ascii Symbol Anzeige mit 16 Vordergrund- und 16 Hintergrundfarben auf einem PAL TV (720x576). Die ascci Symbole sollen 8x8 Pixel sein aber
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hardwarenahes VHDL Tutorial
ich habe hier einen xilinx XC9572XL und mache meine ersten VHDL-Gehversuche. Dazu arbeite ich dieses Tutorial (auf mikrocontroller empfohlen) durch: http://www.vhdl-online.de/tutorial und muss sagen, dass das ziemlich enttäuschend
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Vivado und Chip?
nimmt man > da ?? Nimm ein Module von OHO: https://shop.trenz-electronic.de/en/TE0250-00-GOP-XC9572XL-Mini-CPLD?c=12 oder https://shop.trenz-electronic.de/en/TE0253-01-GOP-XC3S200-Mini-FPGA?c=12
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Xilinx FPGA
werden von der aktuellen Software gar nicht mehr unterschtützt... Hab mir auch schon ein paar CPLDs (XC9572) gekauft, funktionieren prima... Ich will sowieso kein fertiges Board für die FPGAs kaufen sonder mir selber eines löten, hab heißluft Lötgerät etc. bei mir zu Hause... Bei den CPLDs stößt man
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FPGA / CPLD - Quartus II
Frequenzzähler mit CPLD geeignet, schau mal auf www.dl1dsn.de , 7-stelliger Freq-Zähler 200 MHz mit XC9572 von XILINX, Platinen gibts auch welche, könnte ich rausfinden, wenns Dich interessiert, restliche Teile REICHELT. Das Design ist schon sehr trickreich (Source-Code auf der Webseite verfügbar) -
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AD-Wandler MP7684, CPLD XC9572-15, falling_edge()
eine primitive "Speicher-Oszi" Schaltung zusammenzufrickeln. Die Steuerung des AD-Wandlers soll ein XC9572-15 CPLD übernehmen. Im Datenblatt des AD-Wandlers steht folgendes: >> If another DFF follows the ADC, it is recommended that the system >> latches the data at the negative going edge of the clock
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Synchronzähler und Decoder aus T-Flipflops
Versuch sollen JK-Flipflops als T-Flipflops verwendet werden. Realisiert wird das ganze auf einem PLD XC 9572 XL von Xilinx. Für den Zähler habe ich mir folgendes überlegt: Jeder Ausgang eines FF's dient als Eingang für genau eine der LED's. Ich muss mir also nur anschauen welche Ausgaben ich auf den
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[V] Aus Hobby-Auflösung: MCUs,FPGA, Speicher, etc.
Microchip, MCU) inkl. Sockel 40pol. 1x XC2S100-5TQ144C (Xilinx, Spartan 2 FPGA) EUR 15,00 1x XC9572-15 PC84C (Xilinx, CPLD PLCC84) EUR 5,00 1x ADV7125KST140 (Analog Devices, 8-Bit High Speed Video DAC) 1x ADV7125JST140 (Analog Devices, 8-Bit High Speed Video DAC) 1x FMS3818KRC (Fairchild, 8-