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CPLD: 200MHz Counter
> alten CPLD/FPGA noch mit einfachen Mitteln programmieren und die neuen > mit Dongle? Der Coolrunner 2 zählt nicht zu denn alten CPLD wie der verlinkte XC9500. Und der Coolrunner wurde auch nicht von Xilinx entwickelt sonder von philips.
Hab' ich was verpasst? Die CoolRunner und CoolRunner II lassen sich doch mit dem Xilinx Platform Cable programmieren, oder nicht? Und das gibt's für 25€ aus China.
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Xilinx USB schematic jetzt verfügbar
gestartet - und schon kann die meldung die firmware upgedated werden muss - anscheinend ist empty coolrunner = zu alt. Nach dem ich update gemacht habe läuft der coolrunner wieder, der usb jtag natürlich auch. Habe wieder über den zweiten jtag geprüft - coolrunner ist wieder programmiert und protected
from outside while Coolrunner is not powered. In this case Coolrunner may die. You don't need this in a embedded solution where all is powered from one source
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Xilinx Coding-Techniken: FPGA vs. CPLD
wahrscheinlich USB-powered werden soll, befürchte ich allerdings, dass ich das Design später doch für ein CoolRunner II CPLD umschreiben muss. Ich denke, dass CoolRunner II schon große Vorteile ggü. FPGAs hat, wenn es um Low-Power bzw. Power-over-USB geht, oder? Meine Frage ist deshalb, ob dieses spätere "Umschreiben
beschrieben, ebenso wie eine FSM. Unterschiede gibt es natürlich in den verfügbaren Resourcen, ein CoolRunner hat weder Blockram noch spezielle IO Blöcke mit z.B. DDR. Und wenn Du z.B. die Fähigkeit des Coolrunners ausnützen möchtest, auf beiden Flanken zu schalten, so geht das im FPGA nicht. Unterschiede
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Seriell-Parallel-Wandlung mit VHDL
in einem Process > Also bei ISE und Quartus geht das glaub ich nicht. Bei ISE geht es für die Coolrunner II CPLDs, weil die tatsächlich DDR-FFs /im Inneren/ haben. Das war schon öfter mal da: http://www.mikrocontroller.net/search?query=ddr+coolrunner&sort_by_date=1
fertige DDR-Modul in Diamond verwenden.
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500 MHz µC für kleines Geld
stark mit der internen > Architektur/Chaches zusammen. Der PC-Vergleich ist nicht gut, weil ein DDR4-Interface mit 3 Cache-Ebenen einfach kein Vergleich mit einer QSPI ist. Das eine ist ein auf Durchsatz optimiertes Speicherinterface, das andere ein grottenlahmes serielles Flash. Das einen dicken 500MHz Prozessorkern speisen soll. Ein fast identischer i.MX6 UL hat immerhin ein 16-Bit DDR3-Interface und 192k Cache. Für den gleichen Prozessorkern. Das DDR3-Interface dürfte um mehrere Größenordnungen leistungsfähiger sein als die QSPI. Einen Linux-Kernel startest du auf dem Ding niemals
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clk'event bei beiden Taktflanken
verwendeten Baustein ab. Viele CPLDs können nur auf steigende Flanken triggern. Ich glaube die Coolrunner können das. Mit FPGAs kenn ich mich nicht aus.
beiden Flanken inkrementieren, wenn es das FPGA/CPLD nicht unterstützt. M.W. können das nur CoolRunner II, da nur diese Flip-Flops haben, die auf beide Flanken schalten können. Mir ist sonst kein FPGA / CPLD von ALTERA/XILINX bekannt, dass sowas drauf hat.
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DDR2 RAM Daten verarbeiten
Es gibt DDR Flipflops an den IO Ports, die die Daten zu fallender und steigender Flanke abtasten können. Intern im FPGA gibt es dann zwei Datenpfade.
Clockflanken extrahieren koennen. Die I/Os sollten sehr hohe Geschwindigkeiten unterstützen und den für DDR2 notwendigen differentiellen Signalstandard unterstützen. Ein DDR2 Controler benötigt in einem FPGA ca. 2000 Register und für eine 32bit implementation 236 I/Os. Cheers!
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Taktfrequenz dritteln
Hi Klaus, DDR-Output Register?!? Ich muss mit dem gedrittelten Takt eine externe Baugruppe nasteuern, d.h. der vom FPGA generierte Takt dient als BCLK... Gruß Tom
FF die auf beide Flanken schalten, aber nur in den IO-Pads. Ist halt zum direkten Anschluss eines DDR-Rams an die FPGA-Pins gedacht. Diese DDR-FF können in eine Richtung (als Input)? auch in VHDL mit zwei Flanken in einem Process beschrieben werden. und diese FF sind an einer Seite (Q oder D) immer
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werden Verzögerungen in der Synthese verwendet
habe ich tatsächlich schon einmal gemacht, um eine etwas längere Verzögerungsleitung in einem Coolrunner II zu realisieren.
unterste Hierarchie ----- BRAM-Wrapper / BRAM-Modell ----- SERDES-Wrapper / SERDES-Modell ----- DDR-WRAPPER / DDR-Modell ----- GBT-WRAPPER / GBT-Modell ------------------------------------------------------------ Für physikalische Simulation von mehreren FPGAs oder FPGAs mit anderen Chips: PIN-DRIVER-DELAY
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Init-Werte bei Xilinx
Resets verzichten könnte? Die nächste Frage wäre dann, wie es bei den CPLDs damit aussieht (z.B. CoolRunner II). Werden dort die Init-Werte genauso beim Power-Up angewendet wie bei FPGAs? Wo findet man genaue Dokumentation hierzu, habe schon gesucht aber nix gefunden :( Viele Grüße, Anguel
Anguel S. schrieb: > Die > nächste Frage wäre dann, wie es bei den CPLDs damit aussieht (z.B. > CoolRunner II). Werden dort die Init-Werte genauso beim Power-Up > angewendet wie bei FPGAs? Das Initialisieren von Registern funktioniert beim CPLDs genauso wie bei FPGAs. Ich hätte keinen Unterschied
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steigende und fallende flanken
Ich kenne nur die Dual-Flanken-FF im CoolRunner II, und die muss man meines Wissens auch instanziieren. Ansonsten gibts weder in FPGAs noch in CPLDs FF, die auf beide Flanken reagieren können. Von den DDR-IO-FlipFlops mal abgesehen. Aber das sind
Bei einem DDR-Flipflop liegt der Dateneingang gleichzeitig an einem positiv getriggerten FF und an einem negativ getriggerten FF. Die Ausgänge der FFs gelangen auf einen Multiplexer, dessen Selekt- Eingang der
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MiniLA Version MockUp
Stromfresser ist der CPLD und falls man ihn leicht (kann das leider nicht beurteilen) durch eine XILINX Coolrunner ersetzen kann, würde dies das Problem lösen.
Hirose). Dafür USB HS (480 MBit) oder Ethernet für die Anbindung. ARM 9 mit 400 MHZ mit 128MB DDR2 Ram 16Bit at 133Mhz + 256MB NAND 256MB DDR2 32Bit Bus am PLD
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Liste von FPGA Eval boards
Xylo-L 130 XC3S500E - - 2.0 10base-T - LPC213x - Spartan3A Starter Kit 189 XC3S700A-FG484 32M x 16 DDR2 SDRAM 4 Mbit Platform Flash PROM, 32MB parallel Flash, 2-16 Mbit SPI Flash (JTAG) 10/100 1 In + 1 Out - 4 Taster, 1 Drehgeber, 4 Schalter 4-ch D/A, 2-ch A/D, Signal amplifier, Coolrunner CPLD, 100-
mini-jack, 8 LEDs, 15-Pin VGA (4096) Digilent Spartan3e Starter Kit 180 XC3S500E, auch mit 1200er 64 DDR2-SDRAM 16 (JTAG) 10/100 1 In + 1 Out - 4 Taster, 1 Drehgeber, 4 Schalter Coolrunner CPLD, LCD, 3-Bit VGA, PS/2 Digilent Spartan-3 100 XC3S200 XC3S400 XC3S1000 16 SDRAM - - - 1x - 4 Taster, 8 Schalter
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Was ist mit dem Spartan 6 los?
Hardwareprojekten der letzten Jahre stecken ausnahmslos verschiedene STM32, Artix-7, Zynq. Oh, und auch Coolrunner-II, weil das eine Kundenvorgabe war.
Mcn schrieb im Beitrag #7252705: > Spartan-6 macht > da design von DDR2-Interfacen deutlich einfacher wegen dem Integrierten > Memorycontroller. Der ist aber recht lahmgewesen, meine ich und man musste mehrere zusammenschalten, um auf Breite zu kommen.
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FF mit steigende und fallender Flanke
Doppelflanken-FlipFlops gibts nur direkt an den Eingängen, die DDR-Inputs. Intern gabs sowas beim CoolRunner II, um Energie zu sparen, nicht aber in FPGAs. Du kannst aber einfach 2 FlipFlops nehmen, eins auf falling_edge(...) und eins auf rising_edge(...) da wird der
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G-LCD bei Pollin
Stimmt, die Coolrunner sind nicht mehr 5V tolerant. Dafür haben die andere nette Features wie DDR oder ähnliches wordurch die Makrozellen effektiver genutzt werden können. Da fast alle Bauteile TTL kompatibel sind, kommen
dem S1D13305 bleiben. Ich habe zwar auch noch eine Schaltung mit einem AVR + etwas Logik die dank DDR beide Displayhälften parallel läd, aber hier ist das Timing ziemlich kritisch.
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Mikrocontroller >100Mhz gesucht
Ja, CPLD sollten dafür besser sein, als eine CPU. Ich empfehle Dir die Coolrunner von Xilinx. Die sind echt CMOS, d.h. nur wenn sie getaktet werden, ziehen sie Strom. Z.B. der XCR3128 hat 128 Macrozellen. Eine Macrozelle ist im Prinzip ein D-Flipflop mit ner Menge AND/ORs
Zugriffzeiten um die 5 nS haben? Und wo würde man solche SRAM Module herbekommen oder schlachtet ihr daszu DDR o. SD-RAM Module aus?
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CPLD bei 20MHz Clock
Wellenwiderstand nicht beachten, hier muss du jedoch schon auf Laufzeiten achten, insbesondere wenn du Speicher (DDR etc) ansteuern willst.
dir es nicht vorstellen kannst, ist es so. Man kann sich massive Probleme einhandeln. Gerade die CoolRunner II CPLD schalten dermaßen schnell ihre IOs, dass man sich locker Frequenzen im Bereich von einigen hundert MHz erzeugen kann. Und dabei ist es völlig unerheblich, wie oft die schalten. Denn die Flanke
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OrangePi-Spielcomputer, FPGA-Abkündigungen, Arduino-Debugging und neue Chips
these devices through June 29, 2024. The affected devices include the XC9500XL, CoolRunner, and CoolRunner II CPLDs, and the Spartan-II and Spartan-3 FPGA families. --- via https://www.eejournal.com/article/amd-discontinues-coolrunner-and-xc9500-cplds-and-spartan-ii-and-3-fpgas-buy-em-while-you-can/
Nuvoton unveils the NUC1263 series, a powerful 32-bit Arm Cortex-M23 microcontroller tailored for DDR5 gaming modules, delivering a 1.0V I3C interface and seamless gaming light control through an LLSI interface. [/c] Interessant ist in der Aussendung außerdem die Erwähnung einer Gruppe von „Spezifikationen
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Eigenbau DSO Dimensionierung Digitalteil
Der XC9572 sollte für sowas grad noch schnell genug sein. Trotzdem rate ich dir eher zu einem Coolrunner, da du vermutlich nicht wirklich die 5 Volt Kompatibilität der 95er brauchst. Ansonsten sind die Herstellerangaben zumeist so zu verstehen, daß es die durchschnittliche Verzögerungszeit von Pin
Sample-Speicher hängt man dann externen Speicher dran. Je nach Geschwindigkeit synchronen SRAM, oder eine DDR-DRAM-Variante.
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Xilinx FPGA + micro Linux
einem Nicht-Flüchtigem Speicher, sprich Flash, liegen? Gleich im Anschluß die Frage: Macht der CoolRunner auf dem Spartan 3E Starter Kit das Management des selbigen? Das OS kann man dann doch auch auf den Flash legen, bzw. einen Loader, der es zB. von einer CF Karte liest. Der DDR RAM kann doch dann
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Parallel oder sequenziell
#2667873: > 2) wird nicht gehen, da hier ein dopple-edge flipflop beschrieben. Geht evtl. mit Coolrunner II, weil der DDR-FFs im Kern hat...
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Auf meine Bedürfnisse zugeschnittenes Einsteigerboard
nach JTAG-Programmern um, Altera ist hier billig, bei Xilinx ein wenig teurer). Und: Xilinx CoolrunnerII ist ein CPLD, ggÜ FPGAs extrem klein. Nimm lieber gleich einen FPGA.
Breadboard, damit lässt sich sehr gut arbeiten. (Beim S3E-Board soll es nicht gerade einfach sein, den DDR-Speicher anzusprechen, von daher dann fast schon eine unnütze Komponente!)
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66 Mhz PCI Karte in 66 Mhz PCI-X Slot
basteln, welcher die Daten vom PCI-X auf AGP 4x übersetzt. Die 133MHz vom PCI-X Slot sowie die 66Mhz DDR vom AGP 4x => 133MHz sollten für den I/O von z.B. einem Coolrunner II kein Problem darstellen, allerdings müsste man eine 4-lagige Platine machen. (Das Adapterboard in voller Bauhöhe, und die eigentliche
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Flankengesteuertes RS-FF in VHDL
@Benedikt FFs die auf 2 Taktflanken arbeiten, gibts nur im CoolRunner II. Versuch doch mal stattdessen die Funktion so zu beschreiben, dass Du mit 1 Flanke und einem asynchronen Set- oder Reset-Signal auskommst - geht das ? Ansonsten wird nichts übrigbleiben
verlässt. Ich habe schone einige Memory-Interfaces gemacht, u.a. für NAND- Flash, asyncrone RAMs, DDR-RAM, MMC/SD-Cards usw., aber immer die Adressen, Daten und Strobes synchron von einem Takt abgeleitet, das hat sich super bewährt. Du kannst das Timing genau nachvollziehen und der Timing-Analyzer
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"Alte" TTL Chips
gar nicht mehr gibt. Z.B. "Das große Schaltkreis-Bastelbuch" von Hagen Jakubaschk (Militärverlag d. DDR). Das ist eine 1A Einführung in TTL-Logik. Oder schau mal, ob du die 300er Bücher von Elektor kriegst. Wenn du daraus nicht stumpf nachbaust, sondern versuchst die Funktion zu verstehen und an deine
alles mögliche in Frage. Da gibts viel. Vielleicht ein kleines Spartan3 Board (FPGA) oder ein Coolrunner2-Board (CPLD). Programmierkabel gibts auch bei Ebay recht günstig. Aber letztlich ist es gar nicht unbedingt nötig das ganze auch auf ein Board zu laden. Im Bereich VHDL wird sehr viel simuliert
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[CPLD] Brauche Empfehlung für CPLDs / Software
passende CPLDs & > Design-Software empfehlen kann. XILINX WebPack, kost' nix. Passt gut zu den Coolrunner CPLDs, die aber leider nicht in 5V Technik zu haben sind (?). Gibt aber auch noch andere XILINX CPLDs .... fällt mir gerade nicht ein ....
ist sicherer, billiger und einfacher zu bauen. Eine Schaltung mit 2,5V-Converter, 2,5V-FPGA und 2,5V DDR Ram ist in allen IO-Richtungen schneller, als ein 5V-FPGA mit Converter auf RAM oder andere Chips.
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Asynchronous load of non constant data for is not supported
Für DDR brauchts spezielle Elemente in den FPGAs, die im Normalfall instaziiert werden. Einfach beschreiben klappt nicht. Und intern geht das meines Wissens nur beim CoolRunner II, ansonsten gibts DDR nur an
#2107878: > die Idee ist sowohl bei steigender als auch bei allender Flanke zu Daten > zu verarbeiten (DDR) Ja, aber solche Flipflops hast du leider im Inneren eines FPGAs nicht! Und die DDR-Zellen im IO-Bereich sind ganz einfach 2 parallel geschaltete FFs, die gegenphasig angesteuert werden... Verdopple
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ISE14.x und chinesisches Platform Cable USB geht nicht
Zicken natürlich nicht hatte. Der Spartan-6 interessiert mich, weil ich dessen Speicherinterface DDR /2 /3 nutzen wollte. Gruß Joachim
XP (32-Bit) mit der ISE 14.7 – u.a. für Spartan-6 und auch für die alten CPLDs wie XC9536 oder CoolRunner II. Spartan-3 konnte ich damit auch ansprechen. Auf dem Foto mit den Innereien kann man sehen, dass ich da etwas umgebaut habe, u.a. einen Spannungsregler ausgewechselt habe – das hat aber mit der
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Frequenzzähler 1Hz - 40MHz
noch welche... Hallo Stephan Den KP303 kenne ich nicht. Muss wohl ein Fet aus der ehemaligen DDR sein. Ob der mit dem J310 kompatibel ist weis ich nicht. Ralph Berres
Berres schrieb im Beitrag #2321522: > Den KP303 kenne ich nicht. Muss wohl ein Fet aus der ehemaligen DDR > sein. Ist russisch. Hilft vllt. bei der Ersatzsuche. Belegung (auf Beinchen schauen): Nase -D -S -G -Masse- Nase in Uhrzeigerrichtung.
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Grosser Ärger mit Natriumpersulfat
Ich hab zu DDR Zeiten mit Ammoniumpersulfat geätzt und kann die räudigen Ergenbisse bestätigen. Damals mit lötfähigem Abdecklack, der mit Kopierstiftmine gefärbt wurde, handgezeichnet. Auch da hatte man Brücken und
Moin, In einen alten DDR AFU Büchlein sprach der Autor(Prill?) über die Heimherstellung von LP mit bescheidenen Mitteln. Zum Ätzen mit Fe3Cl2 schlug er vor, das Ätzgefäß auf eine alte kleine Lautsprecherbox zu stellen und im
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Ask me anything, Fertigung bei AISLER
. Ich würde jedenfalls freiwillig kein FR2 mehr benutzen, war schon vor 30+ Jahren (noch in der DDR) froh, besseres Material zu haben. Aber wir haben ja schon an anderen Stellen vernommen, dass du großer Fan davon bist. :) Inwiefern das für jemanden wie Aisler (die vermutlich nicht gerade den Massenmarkt
> für die Relais ja auch erzeugt werden. Im genannten Fall reichte aber > ein dicker Xilinx Coolrunner II aus. Bei anderen Anwendungen setzte ich > auch FPGA-Module mit Artix oder Zynq ein, z.B. auch bei > Hochstrombaugruppen. Microvias eignen sich hervorragend, um sowohl > Hochstromkomponenten
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Anfänger Ätz Fragen
Billigtoner vom ost(?)-bayrischen Büroversand auf Amazon funktioniert bestens. Der Chip ist ein Xilinx Coolrunner-II CPLD.
gutes Fließverhalten hatte, so das mit Röhrchenfeder oder Scribent gezeichnet werden konnte, war ein DDR-Abdecklack. Sinnigerweise war der farblos, weshalb ich den mit Kopierstift eingefärbt habe. Die von mir gezeigte Platine wurde vor 40 Jahren genau mit diesem Lack gezeichnet. Davor habe ich das mit
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VHDL Denken-wie?
passe das schon. Diskusions und Vorgehensweisen waren recht antiquiert, erinnerten mich irgendwie an DDR-Mentalität. Viele der Leitenden sind self-made-Entwickler, haben das nie richtig gelernt, sondern sich selber angeeignet und leben in einer Scheinwelt, die sie sich zusammengereimt haben. Da spielt
ganz nett, wenn man das Frontend für seinen Frequenzzähler am Basteltisch mit einem kleinen 32er Coolrunner machen kann und damit bis über 720 MHz kommt. Da wird die Analogtechnik davor wieder zum Flaschenhals des Systems. Aber ich sehe schon aus deinen Worten, daß es im Argen liegt - sowohl in der
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Erfahrungen mit Platinen von JLCPCB / EasyEDA
LTC2500-32 habe ich sowieso 100 MBps gebraucht, das habe ich dann mit einem SPI-Receiver in einem Coolrunner erledigt und das ganze mit der PRU1 byteparallel ausgelesen. $(MEINRUFZEICHEN) at arcor de funktioniert. Die halten sich hier nicht lange mit dem Zeigefinger auf; die sind schnell einen weiter
nicht (z.B. 90° Innenecken beim Fräsen) und passen ihre Platinen > nicht daran an. Da ich "zu DDR-Zeiten" selber mal eine komplette Fertigungsstrecke für die Prototypen-Leiterplatten-Fertigung mit entwickelt und tatsächlich bis zur Einsatzreife gebracht habe, denke ich, die heutigen Möglichkeiten