Suchergebnisse für "spi vhdl adc"

Review: Billiges 8051 Devboard als Bausatz mit STC89C52RC - TJ-56-708

bei Ali) kostet dann eben 9,- Euro statt 5,- aber bietet 32x mehr Flash und 64x mehr RAM bei 32Bit, ADC, SPIs, DMA und allem Pipapo. Also gefühlt 50x mehr Performance als der 8051. Warum soll es 8051 sein? Gruß

Passwörter, ISP-Programmer für diverse Mikrocontroller die kein VPP brauchen, USB-Messwert-Interface für SPI-basierte Sensoren etc... https://www.mikrocontroller.net/topic/467187?page=8#8050381

Mikrocontroller und Digitale Elektronik ·TU Student 1. ·12.08.2026 07:33 ·24 Antworten

PLL mit Standard-Bauteilen

richtig gut, ich hab' sein Innenleben auch mal in ein Xilinx-Coolrunner2 verpackt. Den Schaltplan als VHDL abtippen reicht. Gerhard < https://www.analog.com/media/en/technical-documentation/data-sheets/AD9901.pdf > z.B. Digikey

der Äthiopischen Uni-Bibliothek. Die Welt ist ein Dorf. meine Costas-Loops waren voll digital. ADC auf der 70MHz-IF, ab in ein Virtex mit DDS als als VCO usw. R.B.: Theorie & Anwendungen des Phase-locked Loops VDE-Verlag, AT-Verlag ISBN 3-85502-132-5 Ich hab' mal von Winfield Hill ein

HF, Funk und Felder ·Johannes ·23.02.2026 22:13 ·42 Antworten

Renesas GreenPack

bescheidene Funktionalitaet mag das noch in Ordnung gehen und erlaubt es Anfaengern sich an Verilog/VHDL vorbei zu schummeln. Wir wollen mal nicht vergessen das es auch noch Menschen gibt die eine SPS mit Ladder/Kontaktplan programmieren. :-D Vanye

mich interessanten Stueckzahlen nur 0.8Euro, Einzelstueck 2.56Euro. Dafuer bekommt man einen 14Bit ADC, Referenz, DAC, SPI, I2C und den ganzen Logickram. Okay, SNR ist etwas duerftig. Aber fuer den Preis kann man da schon was draus machen. Das koelnisch Wasser unter den ADCs :-D Vanye

FPGA, VHDL & Co. ·Vanye R. ·16.08.2025 09:45 ·19 Antworten

Formale Verifikation als Privatmann

. Zum Beispiel als Einstieg: https://pepijndevos.nl/2019/08/15/open-source-formal-verification-in-vhdl.html

nur eine Sprache. PS: Noch eine Seite zum Einstieg: https://vhdlwhiz.com/formal-verification-in-vhdl-using-psl/

FPGA, VHDL & Co. ·M. N. ·21.07.2025 16:28 ·23 Antworten

Guard Bits Optimierung

bits und ist etwas anderes als der beschriebene bit-growth. Bit growth ist deterministisch und das VHDL Typsystem hilft da auch mit. https://opensource.ieee.org/vasg/Packages/-/blob/1076-2019/ieee/fixed_pkg.vhdl?ref_type=tags#L44 Guard-bits sind dann eine absicherung gegen solche Dinge: Dergute

explizit die Wertebereiche fuer jedes Zwischenresultat hinschreiben. Immerhin vermeidet man die VHDL-Pitfalls wie bei der Addition von signed und unsigned. Auch ein Klassiker, der in der Verifikation immer wieder Alarm schlaegt.

FPGA, VHDL & Co. ·Jens W. ·17.08.2026 20:44 ·22 Antworten

Forge FPGA, kostenloser eval kit

Datenblatt Kapitel 8, https://www.renesas.com/us/en/document/dst/slg47910-datasheet?r=25546631, per SPI Flash, per uC und per OTP. Das By Factory ist ein weiteres Zusatzfeature

scheinen mir die richtige Lösung für so manche Anwendungen, wo mal schnell ein ADC oder ein serieller Datenstrom angeschlossen werden muss, wie z.B. DSD oder PDM und man außer etwas Dezimation nicht viel braucht.

FPGA, VHDL & Co. ·Antti L. ·23.11.2024 18:46 ·66 Antworten

Noch einer (f8); 8bit-Computing mit FPGA

Ich suche einen µC vorrangig nach der benötigten Peripherie aus (IO-Pins, Timer/Counter, PWM, ADC, DAC, UART, CAN, SPI, I2C). Was hast Du denn bisher so implementiert bzw. noch geplant? Schön ist es auch, wenn Interrupts kein riesen Bohei veranstalten müssen zur Kontextumschaltung, sondern schnell

Ich suche einen µC vorrangig nach der benötigten Peripherie aus > (IO-Pins, Timer/Counter, PWM, ADC, DAC, UART, CAN, SPI, I2C). Was hast > Du denn bisher so implementiert bzw. noch geplant? Bisher gibt es den f8 nur im FPGA, und somit auch keine analoge Peripherie (ASC, DAC, analoger Komparator

Projekte & Code ·Philipp Klaus K. ·06.08.2025 00:08 ·66 Antworten

Spartan 3/6 welche Constraints braucht man

der Referenz definiert. Also werden die 16bit breiten ADC Datenleitungen intern nicht weit voneinander entfernt geroutet, sondern möglichst gleich lang um gleiche Latenz zu bekommen? Wie sieht das mit einem SPI Master im FPGA aus? Muss ich hier irgendwelche

= IN x.y ns VALID z ns BEFORE "ADC_CLK"; NET ADC_DATA<0> TNM = "TG_ADC_DATA"; NET ADC_DATA<1> TNM = "TG_ADC_DATA"; NET ADC_DATA<2> TNM = "TG_ADC_DATA"; ... [/pre] > Wie sieht das mit einem SPI Master im FPGA aus? Muss

FPGA, VHDL & Co. ·Gottfried M. ·25.08.2023 07:20 ·3 Antworten

Ist folgende Aussage zu FPGA & VHDL korrekt?

Was möchteste machen, ne analoge Spannung via ADC diskretieren und die digitalisierten Werte vom ADC per SPI abholen? Sollte gehen... ansonsten versteh ich die Frage nicht. Mal mal auf, was du eigentlich meinst.

Damit diese Emulation des ADC samt Multiplexer halbwegs realitätstreu erfolgt, muss natürlich der ADC bzw. sein Registermodell ordentlich nachgebildet werden, ebenso auch das Timing bzw. die SPI-Betriebsart. Es hängt ganz empfindlich

FPGA, VHDL & Co. ·A. A. ·15.08.2023 10:09 ·16 Antworten

Einstieg nach Masterarbeit im Embedded-Bereich

im Master als Nebenfach Elektrotechnik belegt, u.a. mit Schaltungstechnik, Halbleiterbauelemente, VHDL, ASIC-Design, Schaltungsentwurf für hohe Datenraten.

gleitest du in den Feierabend.^^ Ist halt auch bisschen langweilig irgendwann den tausendsten UART / SPI / ADC anzusteuern. Meine Wunschkombi wäre: Embedded-Linux-Gerät + TinyML + Webanbindung

Ausbildung, Studium & Beruf ·Student123 ·16.02.2023 08:50 ·15 Antworten

Delta Sigma Demodulator (3 Kanäle) besser auf CPLD oder FPGA

/s9y/archives/31-SPI-Slave-im-CPLD.html > > Bei 3 mal 16 bit würde ich das mit der parallelen Ausgabe nochmal > überdenken. Ich vermute eine SPI wäre da die bessere Option. > Die 3 Kanäle plus das FPGA/CPLD können

weiss ich doch, ob es hoch oder runter wandert? Lutz Locus schrieb im Beitrag #7297880: > Nö, SPI ist simple (xchieberegister) das sollte ein CPLD können. Da wird > Dir sicher ein Lothar auf ein Beispiel verweisen können: > http://www.lothar-miller.de/s9y/archives/31-SPI-Slave-im-CPLD.html

FPGA, VHDL & Co. ·Spice ·04.03.2023 16:30 ·40 Antworten

Wozu übertrieben schnelle Microcontroller?

// plc functions hfc_actions(); // hfc functions calib_select(); // select ADC for calibration adc_select(); // select ADC input channel hfc_relays(); // hfc relay control tlc_relays(); // tlc relay control update_all(); // read, write

für eine wirre kranke Vorstellung. [c] DigitalIn taste1(PA_1, PULL_UP); DigitalOut led(LED); SPI spi(PIN_MOSI, PIN_MISO, PIN_CLOCK); I2C i2c(PIN_SDA, PIN_SCL); int state = taste1; // gpio lesen led = 0; // gpio setzen spi.frequency(1e6); // spi frequenz einstellen spi.write(state)

Mikrocontroller und Digitale Elektronik ·Andreas ·15.12.2022 09:23 ·476 Antworten

Frage zu CCL-Einheit in neueren AVR-Controllern

Wir haben das Abholen von Daten per SPI aus zwei AD-wandlern realisiert, die einen integrieren FIR Filter haben. Das Problem war,dass die Daten "gestückelt" abgeholt werden sollen, um keine Digitalsignale während der analogen Wandlung zu

ad hoc keinen Einsatz für CCL; bin allerdings wenig > erfahren, was LED-Matrizen betrifft. An der SPI-Kommunikation wird sich > wohl nichts verbessern lassen. Die Rede war von einem 800Hz Timer-Interrupt der das Ganze steuert und das regelmäßige Beschicken der Spaltentreiber via SPI(Interrupt) veranlasst

Mikrocontroller und Digitale Elektronik ·Roland F. ·27.11.2022 16:31 ·114 Antworten

FPGAs in der Lehre

Funktionen zusammenpappt, statt diese Aufgabe in 1 Zeile VHDL zu erledigen.

. Für mich, der von unten her an VHDL gekommen ist, war das Buch "VHDL Synthese" genau richtig und für andere wird es nicht passen.

FPGA, VHDL & Co. ·Gerd ·20.11.2022 19:52 ·228 Antworten

FPGA - embedded Linux Interconnect Ansatz

Leute, ich habe mal eine Frage - und zwar geht es um den konzeptionellen Ansatz. Ich habe 8 ADC's an einem FPGA angeschlossen, die mit einer relativ hohen Sample-Rate Daten einfangen (200 kHz). Diese Daten sollen in ein embedded Linux System, möglichst via SPI. Meine Idee war -> der FPGA

Schmerzen macht ist, dass das Alignment der Daten passen muss. Sobald eine SPI Transaktion startet, sollte die SPI immer erwarten, dass die Daten der ADCs immer in der korrekten Reihenfolge kommen (ADC0, ADC1, ADC2, etc...) was dann mit einem normalen FIFO so erstmal nicht machbar

FPGA, VHDL & Co. ·Markus W. ·28.10.2022 09:28 ·14 Antworten

Prozessoren als Soft-IP

zu wenig moeglichkeiten um Fourier transforms zu berechnen * Es gibt zu wenig Analoge resources (ADC,DAC) im Controller * Es gibt zu wenig digitale resources (I2C, SPI, Ethernet...) im Controller * Es wird zuviel power benutzt * Das volume die meinen Controller benutzt ist zu grosz usw Erzahl

Aspekten der Ausfallssicherheit sehr vorangebracht. Man muss sich aber vorneweg fuer entweder die VHDL- oder Verilog-Loesung entscheiden, mixed language simulation ist wieder sehr muehsam und nur kommerziell zu stemmen.

FPGA, VHDL & Co. ·Kleguan ·20.08.2022 23:29 ·9 Antworten

Schieberegister ersetzen

spi_rx_ready); a[I]=spi_rcv; } } [/c]

Fifo-Verwaltung... Falsches Fazit, man muss ja nicht digitalRead/digitalWrite auf dem Arduino nutzen, SPI hat der auch, und die Programme wurden gezeigt, da muss man nicht FUD einsteuen. Aber was soll man vom FPGA Fanboy schon anderes als Desinformation erwarten. Immerhin: mit dem fertigen VHDL code

Mikrocontroller und Digitale Elektronik ·Frickelprinz ·27.07.2022 18:43 ·215 Antworten

8 Kanal ADC LTM9011-14 an Zynq Ultrascale anschließen

Achso, genau wie Gustl sagt, haben wir die Inbetriebnahme gemacht. Per SPI den ADC auf ein festes Pattern eingestellt und dann solange das IDELAY am Clock verstellt bis man die Grenzen hat, wo es gerade nicht mehr passt. Dann auf die Mitte im fertigen Design als fixed Delay

So, das konfigurieren vom ADC scheint schon mal zu funktionieren (über SPI). Mein Test Muster herhalte ich noch nicht zurück, muss also das Auswerten vom frame-clock noch richtig machen. Gibt es da eventuell ein Code Schnipsel

FPGA, VHDL & Co. ·Mattias M. ·15.07.2022 15:37 ·10 Antworten

Mit welchem FPGA anfangen/einsteigen?

ein beliebiges FPGA Board nehmen das auch eben Spielwiesen bietet. Taster, Schalter, LEDs, Display, ADC, DAC, RAM, Flash, I2C/SPI Bausteine, ... wichtig ist, dass das von einer aktuellen Entwicklungsumgebung unterstützt wird. Denn du willst ja den aktuellen Stand lernen. Marvin K. schrieb im Beitrag

es nicht an, d.h. fuer ernstes High-Speed muss man haendisch optimieren, was man mit klassischem VHDL schon mal vergessen kann.

FPGA, VHDL & Co. ·Marvin K. ·01.06.2022 19:47 ·36 Antworten

ADC IP für AD7961 funktioniert nach synthese nicht

Takt: Du könntest auch bei deinen 100 MHz DDR IOs verwenden, dann bekommst du auch zumindest 100 MHz SPI hin. Für > 3 MSample/s würde das genügen.

Welchen Baustein verwendest du denn? Auch für den AD7961 steht im Datenblatt typischerweise 250 MHz SPI Takt. Ich sehe gerade, dass ich das auch nicht richtig gemacht habe, ich verwende einen SPI Takt von 125 MHz. Funktioniert trotzdem aber wohl nicht so gut weil die Pause nicht so lang ist. Korrekt

FPGA, VHDL & Co. ·Dirk N. ·08.02.2022 17:44 ·17 Antworten

Wie viel Analog sollte man können?

heute Analogtechnik wichtiger ist als Digitaltechnik. Sämtliche komplexe Logik setzt man heute in VHDL oder Software um, dagegen steigen die Ansprüche and Leisterplatten, Stromversorgung, analoge Signalvorverarbeitung und Layout immer weiter. Tatsächlich ist auch eine solide Grundlage in HF-Technik

dabei manchmal auf Probleme. Spaetestens im EMV-Test. Oftmals auch frueher wenn z.B die Flanken von SPI/I2C nicht mehr stimmten, sich die Schaltung komisch resettet(groundbounce), Schaltregler einfach mal so kaputt gehen oder einen schlechten Wirkungsgrad haben. Und je schneller die Schaltungen werden

Ausbildung, Studium & Beruf ·Ratsuchender ·26.01.2022 19:33 ·26 Antworten

Sinc3 Filter von VHDL in Bit Logik umsetzen

Hallo, Aktuell bastel ich gerade an einer Schaltung mit einem AMC3306 ADC, mein erster Kontakt zu einem Sigma-Delta ADC. Mein Problem ist das ich keinen blassen Schimmer von VHDL, FPGA und dem nötigen Filter habe. Mit hilfe der Bilder Sinc3.png (https://www.ti.com/lit/an

Also braeuchtest du irgendeine > Hardwareunterstuetzung an deinem ESP, damit du nicht jedes Bit vom ADC > einzeln per Software reinbitten musst. Also irgendsowas wie ein > I2S/SPI/USART Hardwareinterface, was sich entsprechend zurechtbiegen > laesst. Vorher musst du dir ueber Filteranforderungen und

FPGA, VHDL & Co. ·Marc ·25.01.2022 18:49 ·27 Antworten

Einen Softcore (AVR) an andere FPGA anpassen?

die ganzen Module (Usart, Timer, PIOs, SPI,.. ) an den Datenbus gehangen?

das > Ergebnis geht dann als Lese-Daten-Bus zur CPU zurück. Das würde ja zu dem hier passen: [vhdl] bus_out [cnt_add_bits] = | tmp_busses_bits; [/vhdl]

FPGA, VHDL & Co. ·Steffen H. ·09.10.2021 14:07 ·63 Antworten

ARTY S7 Board, AD-Wandler,FPGA SPARTAN

-16.1.pdf ADC Sequencer . Start wait ... Stop ....get_result... VHDL Code .... https://www.embeddedrelated.com/showarticle/89.php How to Create ADC Design in MAX 10 Device Using Qsys Tool Gruss Holger.

https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/max-10/archives/ug-m10-adc-16.1.pdf > ADC Sequencer . Start wait ... Stop ....get_result... > VHDL Code .... > https://www.embeddedrelated.com/showarticle/89.php > > How to Create ADC Design in MAX 10 Device Using Qsys

FPGA, VHDL & Co. ·Terminus T. ·02.08.2021 08:30 ·13 Antworten

CRUVI - ist das hier um zu bleiben?

GBit/s. - Ist spezifiziert wie viel Strom ein Modul ziehen darf? - Ist für den LS Connector eine SPI Belegung spezifiziert? Gerne auch mit mehrenen SDOs falls man wie ich einen ADC IC mit mehreren Kanälen verwenden will. Und eine Anmerkung: Beim LS Modul finde ich die Anordnung bezüglich der Richtung

Analogzeug am anderen Ende der Platine haben. Naja. Andererseits, ich könnte auch meinen langsamen ADC der nur SPI verwendet ebenfalls mit einem CRUVI-HS Stecker anschließen. Warum auch nicht. Den schnellen ADC layoute ich gerade, und zwar für CRUVI-HS. Leon B. schrieb im Beitrag #6923712: > Hi

FPGA, VHDL & Co. ·Gustl B. ·02.01.2022 16:41 ·38 Antworten

Einsteigerfreundliches board für Roboter motion

Stefan S. schrieb im Beitrag #6633819: > Wäre ein adc so ein hardwarspezifisches Bauteil? Ic brauch das > mindestens um den Strom durch die Motoren zu messen. Der ADC wäre wiederum ein externes Modell / Teil der Testbench. Auch das kannst du natürlich

Stefan S. schrieb im Beitrag #6633819: > Wäre ein adc so ein hardwarspezifisches Bauteil? Ic brauch das > mindestens um den Strom durch die Motoren zu messen. Ein ADC *im* FPGA wäre evtl. so ein Bauteil. Allerdings kann man den meist auch einfach als

FPGA, VHDL & Co. ·Stefan S. ·26.03.2021 22:50 ·56 Antworten

VHDL Komponente, mehrfach instanziieren aber unterschiedlich bedaten.

Hallo allerseits, ich bin bzgl. VHDL und Ausnutzung der Features eher konservativ unterwegs, haette da aber jetzt gerne mal ein Problem :o) Ich habe verschiedene SPI-Interfaces mit identischen Chips oder zumindest Protokoll-kompatiblen Chips, aber jeweils unterschiedlicher Topologie: * 2x ChipSelect mit 4-Kanal+AUX ADC * 2x ChipSelect mit 3-Kanal ADC * 4x ChipSelect mit 8-Kanal ADC Also, die SPI-Master-FSM ist eigentlich immer die gleiche, aber die Kommandosequenzen sind in den 3 Faellen halt unterschiedlich.

FPGA, VHDL & Co. ·berndl ·05.03.2021 08:23 ·7 Antworten

arduino Platine mit microCore und 100baseT

Fabric für die Konfiguration, so dass der Chip sofort nach dem Einschalten betriebsbereit ist. > -ADC, ca 10 bit, 10kS/s, 4 Kanäle Besser 12-bit, 10kS/s, 8 Kanäle mit seriellem SPI-Interface. Zuletzt habe ich den ADC128S102 benutzt. Das ist ein HiRel Teil und somit unnötig teuer. Ich bitte um Vorschläge

Tolle Idee Klaus! >Besser 12-bit, 10kS/s, 8 Kanäle mit seriellem SPI-Interface. >Zuletzt habe ich den ADC128S102 benutzt. Das ist ein HiRel Teil und >somit unnötig teuer. Ich bitte um Vorschläge. Was hälst du von dem Purschen: https://www.digikey.de/product-detail

FPGA, VHDL & Co. ·Klaus S. ·16.12.2022 09:34 ·26 Antworten

Sipeed Lichee Tang FPGA mit RISC-V Core aus China unter 20€

4Mb x 16) (ISSI IS42S16400) Accelerometer, 3-Axis, SPI interface (Analog Devices ADXL362) DAC, 12-bit, SPI interface (Analog Devices AD5681) Temperature sensor, I2C interface (Analog Devices ADT7420) Thermal resistor Photo resistor

jeweils CTS und DTR - JTAG Anschluss - 20pin LVDS - 2× Mini-DIN-6 für Mouse und Keyboard - 8x ADC auf Stiftleiste herausgeführt - 1x SPI (SCK,MISO,MOSI,CS, 3.3V, GND) - 1x I2C - 12x I/O auf Stiftleiste herausgeführt - je 4x 5.0V, 3.3V und GND auf Stiftleisten Das Sipeed Tang Primer Board

FPGA, VHDL & Co. ·Steffen H. ·22.10.2021 15:57 ·82 Antworten

microCore, ein Echtzeitprozessor in VHDL für FPGAs

Resourcenverwaltung an die Hardware delegieren kann. Inklusive MUTEX (MUTual EXclusion). Nehmen wir mal den ADC128S102, ein ADC mit SPI-Interface und vorgelagertem 8-Kanal MUX. Den kann man in einem Multitaskingsystem in uForth so ansprechen: [code] <kanalnummer> ADC ! ADC @ Sample ! das wäre in C:

blub schrieb im Beitrag #6589741: > -FPGA bereits fertig programmiert (schlüsselfertig) > -ADC, ca 10 bit, 10kS/s, 4 Kanäle > -ca 32k RAM/ROM > -ca 10 I/O auf 3.3V oder 5V > -ca. 2x PWM, 2x SPI, 2x I2C > -(special) 2x EXCEPTION/PAUSE-Eingänge, 2x Interrupt-Ein. > -Spannungsversorgung und

FPGA, VHDL & Co. ·Klaus S. ·05.11.2022 22:00 ·42 Antworten

Wie wird aus einem Cyclone II FPGA eine Nios II CPU?

> Aucxh dann wird er nicht wie man aus den Phanatasterein des TO > heraushören kann, VHDL-Anweisungen vom Firmware-ROM laden, decodieren > und Ausführen. Ja, schade eigentlich :-). So ein VHDL-Interpreter im FPGA haette schon was.

[/vhdl] Und damit kann ich im eigentlichen VHDL dann sowas machen: [vhdl] architecture IMPL of test is begin led <= "1010"; end architecture; [/vhdl] Das zaubert mit ein "an/aus/an/aus"-Muster

FPGA, VHDL & Co. ·Olli Z. ·09.01.2021 20:33 ·36 Antworten

Wofür Propeller von Parallax ?

Beitrag #6528265: > War hier nicht vor einigen Wochen ein Thread, wo jemand einen "gängigen > µC" als SPI-Slave laufen lassen wollte? Wenn ich mich recht erinnere > haben ihm die meisten davon abgeraten, er solle das bitte möglichst > anders lösen. Ich frage mich, warum es dann µC gibt, die SPI-Slave

hier >> kürzlich auftauchte. Der Propeller ist nicht interessant weil man damit >> besser einen SPI-Sklaven bauen kann, sondern weil man damit weitaus >> flexibler ist um z.B. einen SPI-Sklaven zu bauen. > Das Argument funktioniert aber nur, wenn du etwas brauchst, das nicht > genauso auf einem

Mikrocontroller und Digitale Elektronik ·Mike ... ·11.01.2021 14:38 ·353 Antworten

PT100-Thermometer

erwachsen waren und dabei wäre auch deren Abgleich-Aufwand zu erläutern. Das wiederum würde zum Thema ADC führen und dabei wäre sowohl das Diskutieren geeigneter ADC-Verfahren, als auch das Diskutieren der ratiometrischen Widerstandsmessung und deren Realisierbarkeit mit verschiedenen erhältlichen ADC-Chips

die relative Änderung ist *viel* größer. Man kommt daher mit einer viel geringen Auflösung des ADC aus.

Projekte & Code ·Gustav V. ·21.12.2021 21:53 ·192 Antworten

Welcher FPGA für den Einstieg mit VHDL?

Einsteiger. Typische Einsteigerprojekte sind sowas wie UART, Lauflichter, irgendwas mit Taster, selber mal SPI machen, Daten erfassen und ausreichen, vielleicht VGA, ... Und genau da bieten diese typischen FPGA Boards recht viel. Sogar das kleine MAX1000 hat einen ADC mit dabei, mehrere LEDs, Taster, Beschleunigungssensor

Eine Kurze Einführung: "VHDL by Example" von Blaine Readler. Hat einen sehr entspannten Schreibstil. Ist ein 100 Seiten Büchlein. "FPGA Prototyping by VHDL Example" Pong P. Chu. Ist zwar für XILINX Spartan-3, aber geht genauso

FPGA, VHDL & Co. ·René F. ·28.10.2020 16:37 ·35 Antworten

FPGA/USB3/Hyperram/ Board

Strommessung INA216 und XADC - PMOD der sowohl mit dem FPGA als auch mit einem 8-Kanal 1 MSample/s ADC LTC2372 verbunden ist. Fragen, Kritik und Nachbauten/Modifikationen/... sind immer willkommen.

allgemein Interesse? Wenn ich das baue wird es sicher diese USB-C Erweiterungen geben: a) 4 Kabal ADC bis 1 GSample/s 8 Bit (belegt bis zu 3x USB-C). b) 1 Kabal ADC mit ca. 5 MSample/s und >= 16 Bit, vermutlich auch galvanisch getrennt (belegt 1x USB-C). c) USB-C nach PMOD (belegt 1x USB-C). d) LVDS-Komparator

Projekte & Code ·Gustl B. ·08.04.2021 16:31 ·30 Antworten

HMCAD1511 Interface

Über Tips bin ich dankbar! Noch ein Nachtrag/Hinweis: Zuerst hatte ich einen Fehler in meinem SPI und habe statt 16 nur 15 Datenbits gesendet. Als Resultat wurde der ADC ziemlich heiß und hat nichts ausgegeben, also auch nicht LCLK und FCLK.

Ich musste noch die LCLK Phase ändern und den Takt um 1 nach vorne schieben. Insgesamt gebe ich als SPI diese 6 24 Bit Worte aus: x"310101" -- clk_div = 1, single channel x"3A0202" -- input 1 for all ADC2,1 x"3B0202" -- input 1 for all ADC4,3 x"420000" -- phase LCLK = 270° x"530010" -- no delay

FPGA, VHDL & Co. ·Gustl B. ·20.08.2020 19:11 ·42 Antworten

Genesys 2 (Xilinx Kintex 7): Audio-Codec Implementierung und Filteranbindung

VHDL-Dateien.

möchte nur gucken ob nicht in dem Code von mir ein Fehler steckt. Daher habe ich jetzt das Python in VHDL übersetzt und in die Simulation gesteckt, das sieht jetzt so aus: ADC erzeugt Sweep -> I2S -> FIR -> I2S -> DAC Und der UART gibt die ungefilterten und die gefilterten Werte aus mit 8 MBaud in

FPGA, VHDL & Co. ·itse_me_mario ·02.02.2021 19:51 ·287 Antworten

Quartus Prime Lite Failed to find INSTANCE

ändert nichts am Bug. Gibt es vielleicht im Code ein Problem? Der Compiler läuft durch. Der Code: [vhdl] -- ADC reader: reads data from ADXL345 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity g_reader is port ( clk_50: in std_logic; -- 50 MHz clock reset_n : in std_logic; -- reset signal (active low) -- SPI interface CS_N : out std_logic; -- connected to chip select of g sensor SCLK : out std_logic; -- spi clock SDIO : inout std_logic; -- spi data (bidirectional) -- data output

FPGA, VHDL & Co. ·Jonas ·16.07.2020 10:22 ·7 Antworten

Wo sind die direkten Links auf Überschriften geblieben?

Mal von A bis Z: ADC Bit CAN DMA Eagle FIFO GPS HD44780 IGBT JTAG Kernel LCD MIDI NTSC Opamp PROM Quarz RISC SPI TRIAC UART VHDL Wanderkiste XAVRnet YaMenü ZNEO (hier wird nur JTAG und VHDL verlinkt

dMagnus M. schrieb im Beitrag #6247645: > Mal von A bis Z: > ADC > Bit > CAN > DMA Naja, bis auf wenige Ausnahmen (die Andreas vermutlich mit der Hand festgelegt hat), muss du sie schon in [pre] [[artikel]] [/pre] setzen, also: [[ADC]] [[Bit]]

www.mikrocontroller.net ·Falk B. ·05.05.2020 21:44 ·13 Antworten

HyperBus Ideen

ein PDF verlinkt, da kann man das Timing schön sehen. Das ist also eher ein serielles Interface wie SPI, nur eben OctaSPI mit DDR und Wartephasen und bidirektionalen Leitungen.

CK , RESETNeg );[/vhdl] Dann gibt es Wires: [vhdl] wire DQ7_ipd; wire DQ6_ipd; wire DQ5_ipd; wire DQ4_ipd; wire DQ3_ipd; wire DQ2_ipd; wire DQ1_ipd; wire DQ0_ipd;[/vhdl] Die

FPGA, VHDL & Co. ·Gustl B. ·21.04.2024 16:55 ·79 Antworten

Vivado Simulation

fuer ein SPI Standardmodul, was du zur Verifikation dann immer wieder nehmen kannst. Verschiedene SPI Modes werden dann idealerweise durch ensprechende Generics gesetzt. Ich mache sowas z.B. fuer den Startup

Da wird man betr. div. Memories schon mal fuendig. Alles andere wuerde ich nicht mehr in plain VHDL nachbauen. Das geht besser mit Software-Co-Simulation, sofern es nicht zwingend aus einem HDL-Guss sein muss. Fuer I2C/SPI-Backends (register) bediene ich mich der herkoemmlichen XML-Techniken um die

FPGA, VHDL & Co. ·Gustl B. ·27.01.2020 15:04 ·34 Antworten

FPGA mit minimalem Schaltungsaufwand

drastisch einschränkst. Du brauchst für alle modernen FPGAs einen Dual Step-Down, und einen externen SPI Flash und optional einen Quarz. Das sind 3 externe Bauteile, die schnell verdrahtet sind. Der Aufwand steckt mehr in der Einarbeitung, und im VHDL/Verilog Code. Ich würde also erst mal den bestehden

dazu den Code schon mal in der Simulation testen. Die Möglichkeit die Konfiguration einfach per SPI einspielen zu können finde ich sehr reizvoll.

FPGA, VHDL & Co. ·Hermann ·11.04.2020 21:49 ·11 Antworten

LVDS Clock at Artix7?.

To configure the Clockdivider AD9508 i use a carefully crafted el'cheapo SPIish interface: [vhdl]library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity AD9508_SPI is Port( clk: in std_logic; start: in std_logic; data: in std_logic_vector(8*6*4-1 downto 0);

when counter < 1663 else '1'; nCS <= '0' when s_control = s_send_conf else '1'; end Behavioral;[/vhdl] clk: in std_logic; that is a 100 MHz Clock in the FPGA start: in std_logic; is a start signal, it starts the SPI action data: in std_logic_vector(8*6*4-1 downto 0); are the 6*4 Bytes, Registers

FPGA, VHDL & Co. ·Sunny L. ·17.11.2019 07:15 ·6 Antworten

Fehlersuche AD-Wandler AD9650

32768 zurück. Also das MSB gesetzt, der Rest nicht. Was funktioniert? Ich kann die Register im ADC über SPI beschreiben und lesen. Das Geschriebene kommt an, steht also in den Registern. Die verbauten Widerstände haben alle die Werte wie im Schaltplan. Die von aussen angelegte Spannung 1,8 V ist

an den ADC weitergereicht. Der ADC selber macht intern einen DC-Bias von 0.9 V. Wenn ich die Kondensatoren weglöte kann ich an jedem der beiden ADC Takteingänge eine DC-Spannung von 0,45 V messen. 1. Frage: Passt

Mikrocontroller und Digitale Elektronik ·Gustl B. ·08.11.2019 23:13 ·23 Antworten

Wie funktioniert Harwareprogrammierung normalerweise ?

Raphael K. schrieb im Beitrag #6004667: > Programmieren andere Firmen I2C, USART oder SPI komplett selber, oder > greifen die auch auf Bibliotheken zurück ? I2C und SPI steuern fast immer Peripherie an und diese erfordert jeweils eigene Sequenzen für den Zugriff. Daher fällt es schwer, dafür ein universelles Interface zu schreiben. Z.B. der MAX1300 (16 Bit ADC) benötigt 3 1-Byte Pakete (Mode setzen, Kanal auswählen, Messung starten. Dann muß man die Wandlungszeit abwarten (Pin einlesen oder Delay) und dann 2 Byte auslesen. Ein SPI-DAC oder SPI-Flash erfordern

Mikrocontroller und Digitale Elektronik ·Raphael K. ·17.10.2019 20:16 ·25 Antworten