latch im Quartus

Poste mal den ganzen Code. Versuch auch mal rauszufinden, welche Art von 
undefiniert das ist (X, U, ...)

Mhm... du definierst zwar einen Startwert für q, aber vorerst keinen für 
data_in und enable. Außerdem werden diese Eingänge von irgendeiner 
Quelle getrieben. Damit hast du zwar kurzzeitig  '0' auf dem Ausgang, 
aber das wird sofort durch 'undefiniert' überschrieben weil die Eingänge 
undefiniert sind.

> ich habe jetzt die Eingänge definiert aber trozdem ändert sich nicht.

Bedenke dass die Eingänge nicht nur anfangs definiert sein müssen, 
sondern auch definiert bleiben müssen.

> vielleicht wegen altera Board de2

Dazu müsste der Simulator das Board kennen, was ich eher nicht vermute, 
d.h. ich vermute, die Quelle für den unbekannten Wert liegt im FPGA. 
Poste mal etwas mehr Code, am besten ein Minimalbeispiel an dem man den 
Fehler sehen kann, und insbesondere die Testbench.

1

library ieee ;

2

use ieee.std_logic_1164.all;

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4

entity D_latch is

5

port(  data_in:  in std_logic;

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  enable  :in std_logic;

7

  q       :  out std_logic:='0'

8

);

9

end D_latch;

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12

architecture behv of D_latch is

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begin

14

   process(data_in, enable)

15

    begin

16

        if (enable='1') then

17

      q <= data_in;

18

  end if;

19

    end process;

jeder Process wird bei einem Simulationsstart ausgeführt
unabhängig von seiner sensitivity liste.
jedes Signal wird mit dem 'linken' Wert aus seinem Definitionsbereich
initialisiert => enable und data_in sind 'U'

=> beim Prozessdurlauf wird q nicht durch 'U' überschrieben.
Modelsim macht also richtig