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Spartan-3E, Unterschied Global Clock und Left/Right Clock
Gast
#1043349
Der Spartan 3E hat ja Takteingänge mit den Bezeichnungen Global-Clock und Left- bzw. Right-Clock. Mit welchen Problemen bzw. Einschränkungen muss ich rechnen, wenn ich als Takteingang Left-Clock statt Global-Clock verwende. Nur ganz grob -- die Einzelheiten werde ich dann im Datenblatt nachlesen. Warum die Frage: Alle Eingänge Global-Clock von Bank 2 (PQ208) werden leider für die Konfiguration belegt, so dass ich die schon mal nicht verwenden kann... @ Stefan Salewski (Gast) >Mit welchen Problemen bzw. Einschränkungen muss ich rechnen, wenn ich >als Takteingang Left-Clock statt Global-Clock verwende. Dass dein Takt nur den halben FPGA, nämlich die linke Seite takten kann. Der globale kann den gesamten FPGA takten wenn nötig. >Warum die Frage: Alle Eingänge Global-Clock von Bank 2 (PQ208) werden >leider für die Konfiguration belegt, so dass ich die schon mal nicht >verwenden kann... Häää??? MFG Falk
Gast
#1043400
Hallo Falk, >Dass dein Takt nur den halben FPGA, nämlich die linke Seite takten kann. >Der globale kann den gesamten FPGA takten wenn nötig. Dachte ich mir schon so ähnlich. Wenn ich also nur einen kleinen Teil des FPGA mit Logik belege kann ich im Prinzip auch Left-Half-Clock als Takteingang verwenden. Wäre dann auch nur die Hälfte vom Block-RAM nutzbar? >Häää??? Naja, ich verwende einen Spartan3E im PQ208 Gehäuse, der ist quadratisch, Pins aussen, also kein BGA. Konfiguration erfolgt von einem uC im Modus slave parallel, u.a. über die Pins die glichzeitig mit D0...D7 und GCLKxx bezeichnet sind. Ich möchte an der Taktleitung keine weiteren Sachen dran haben... Ich habe natürlich noch die Global-Clock-Eingänge von Bank 0, die ich verwenden kann. Da ist es etwas eng, aber geht schon. Aber das nur am Rande. Gruß Stefan
Gast
#1043419
>Dachte ich mir schon so ähnlich.
Da muss ich doch noch eine Anschlussfrage stellen:
Wenn ich Global-Clock als Takt-Eingang verwende (von CLOCKOUT des ADC)
und einen mit Left-Half-Clock bezeichneten Pin als Taktausgang (zum RAM
Chip). Kann es dann wegen "Left-Half" irgendwelche Einschränkungen
geben?
Ich denke nicht, aber ich werde mich bemühen NUR globate Takt Ein- und
Ausgänge zu verwenden. Hatte ich eigentlich eh vor, aber da der
Spartan3E auch Pins hat, die nur als Eingang verwendet werden können,
wird das mit dem Layout schon etwas komplizierter.
Naja, diese "Seiten"-Takteingänge können meines Wissens auch prinzipiell den ganzen Chip versorgen, nur läuft das dann nicht über die dedizierten Clock-Routings sondern über normale Signalleitungen, vereinfacht ausgedrückt. Jetzt kommts halt auf die Frequenz und Anforderungen an Jitter an, ob das im Einzelfall machbar ist. Aber die GCLK sind schon nicht umsonst da, die sollte man auch nutzen. Willst du etwa ein schnelles FPGA/RAM/ADC Design auf eine 2-Lagen Platine kloppen?
Gast
#1043852
>Willst du etwa ein schnelles FPGA/RAM/ADC Design auf eine 2-Lagen Platine >kloppen? 4 oder 6 Lagen. Momentan sieht es so aus, dass ich mit 4 auskomme: Außen Signale, innen Power und Ground. Digitalsignale 3.3V CMOS ohne Terminierung, maximale Leitungslänge 45mm, Taktleitungen aber nur 35mm. Maximal 100 MHz Signalfrequenz. Ich denke das müsste funktionieren. Den Link zum Schaltplan hatte ich ja schon vor einigen Wochen gepostet. Achso. Na die sichere Vartiante ist, den Global Clock zu benutzen. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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