ISE optimiert Signal weg und beschwert sich dann darüber

[Niklas G. (erlkoenig)]

Hallo,
ich programmiere gerade für das Xilinx Spartan 3A FPGA Starter Kit einen 
simplen VGA-Treiber, der ein 130MHz-Clock-Signal benötigt und daraus ein 
VGA-Signal erzeugt. In der Simulation sieht das ganz gut aus.
Jetzt habe ich mir zwecks Hardware-Implementierung eine Architecture 
geschrieben (-> Anhang), die mit einem DCM_SP aus dem 
50MHz-Clock-Signal, das auf dem Board mit einem Oszillator erzeugt wird, 
mittels Multiplikation mit 13/5 eine 130MHz-Clock synthetisiert, und die 
VGA-Signale der vga-entity nach außen weitergibt. Dummerweise erscheint 
beim Map-Prozess diese Fehlermeldung:
ERROR:MapLib:978 - DCM_SP symbol "DCM_I" (output signal=CLK_130M) has an
   equation that uses input pin I0, which no longer has a connected 
signal.
   Please ensure that all the pins used in the equation for this LUT 
have
   signals that are not trimmed (see Section 5 of the Map Report File 
for
   details on which signals were trimmed).
Besage Section 5 der Map Report File enthält aber nichts, was auf die 
Wegoptimierung des CLK_50M-Signals schließen lässt.
Ich vermute, dass das bedeutet, dass das CLK_50M-Signal wegoptimiert 
wird, und sich Map dann wundert, dass der DCM kein Eingangssignal hat. 
Um diese Wegoptimierung zu verhindern, gibt es ja die Save Net Flag User 
constraint. Das habe ich mittels UCF-File so gesetzt:
NET "CLK_50M"       LOC = "E12"  | IOSTANDARD = LVCMOS33 | PERIOD = 
20.000 | S;
NET "CLK" S;
Hat leider gar nichts gebracht. In den Properties des Map-Prozesses habe 
ich auch "Trim unconnected signals" deaktiviert, auch ohne Erfolg.
Weiß irgendjemand, wie ich dieses Problem beheben kann?
Ich verwende übrigens Xilinx ISE WebPack 10.1 Linux.

[Niklas G. (erlkoenig)]

Jetzt habe ich es doch selber "geschafft" ... Es mussten einfach die 
übrigen Eingänge des DCM auf 0 gelegt werden, auch wenn laut Doku nur 
der CLKIN-Eingang für die Frequenzsynthetisierung nötig ist...