ABEL -> VHDL counter & state-machine

hallo zusammen!

ich bin in sachen VHDL ein neuling und es gelingt es mir nicht, eine
bestehende ABEL-logik in VHDL zu realisieren, damits so funzt wie es
soll.

im dateianhang hab ich die relevanten teile des ABEL-codes mitgeschickt.

speziell geht es hier um die 'wait-state-erzeugung' (counter und
state-machine).

wie kann man den counter und die state-machine in VHDL am besten 
realisieren?

es waere super, wenn mir jemand von euch dabei helfen koennte!

vielen dank im voraus.

greets rom