Gast
#1219240
Hallo zusammen, brauche mal ein wenig VHDL Hilfe :-) Also ich habe zurzeit (etwas vereinfacht ;-) sowas hier: port ( instruction_mem_d : in std_logic_vector(7 downto 0); -- 8 Bit -- Vektor instruction_mem_a : in std_logic_vector(2 downto 0) -- Adresse -- 2^3 ); Jetzt würde das ganze generisch natürlich schöner sein, aber wie mache ich das am besten, dass am Ende sowas dabei rumkommt ;-) port ( instruction_mem_d : in std_logic_vector( (n - 1) downto 0); instruction_mem_a : in std_logic_vector( aufrunden log2(n) - 1 downto 0) ); Jenny