Verilog für Xilinx Spartan II XL (XCS20XL)

XCS20XL ist Spartan XL, nicht II XL.

Und ja, Spartan XL geht nur die ISE classic , siehe  ->

http://www.xilinx.com/ise/products/classics/parts_list.htm

Hast du auch die classis 4k ?

http://www.xilinx.com/webpack/classics/spartan_4k/index.htm

>Ich hatte dann bei Ebay mal einige (ca. 80) Spartan II XL - Typen
>erworben (XCS20XL) Also 400 Makrozellen mit 3,3 Volt IO.

du auch ? :) Das nächste mal - falls du mehr als nur "... kryptische 
Schaltpläne zeichnen ..." möchtest such beim ebay nach

xc2s*
xc2s3*

die kosten auch nur paar eur mehr, werden aber von neueren ise versionen 
unterstuzt.

ISE classic kann aber auch vhd, verilog öffnen - immerhin werden die 
schematic files übersetzt ins vhdl/abel/verilog.

Ist alles etwas 'seltsam' zu bedinnen, ist halt Xilinix und nicht Altera 
( persönliche meinung).

Btw. so ein minila sollte eigentlich passen in den xcs20xl ...

Thomas,

danke für die Tipps. Das Kind mit den XCS20XL ist aber erst mal im 
Brunnen gelandet, will sagen -> ich will die Dinger im Moment noch nicht 
in die Tonne treten. Ich hatte vor dem Kauf den Typ nicht genau 
verifiziert.

Die Links kenne ich - diesen Krempel habe ich installiert.

Wenn ich deine Worte richtig interpretiere soll ich also im ISE 9.2 mit 
irgeneinem ähnlichen Device (Nachfolger der Spartan Reihe) entwickeln 
und dann im ISE 4.2 öffnen und für den "richtigen" Typ einstellen und 
übersetzen ?

Evtl. weisst Du wie das gehen soll ? Ich sehe da immer nur die 
Möglichkeit "EDIF" einzustellen.

Und letzte Frage: was ist "minila" ?

Gruß,
THaala

Thilo Haala schrieb:
>
> Wenn ich deine Worte richtig interpretiere soll ich also im ISE 9.2 mit
> irgeneinem ähnlichen Device (Nachfolger der Spartan Reihe) entwickeln
> und dann im ISE 4.2 öffnen und für den "richtigen" Typ einstellen und
> übersetzen ?
>


nein, nein, was ich meinte ist das du Spartan II, IIE, 3 usw nehmen 
solltest - die gehen ab WebISE 4.x-> 11.2.

Für Spartan und SpartanXL kannst du die dir bekannt classics benutzen, 
allerdings beachte (das steht bei dem 4k download ):

Design Entry
Unlike the ISE WebPACK, third party tools are required to accomplish 
design entry using this download.

Synthesis can be accomplished by using Synopsys FPGA Compiler-II, 
Synplicity Synplify, or Mentor Graphics LeonardoSpectrum™. The Spartan 
and XC4000 series device families were never supported by Xilinx 
Synthesis Technology.

The following Xilinx design entry tools can be used with 
LeonardoSpectrum™ as part of an integrated design flow:

Xilinx ECS schematic editor
Xilinx HDL Editor
Xilinx StateCAD state diagram editor
Xilinx Core Generator System for only the supported devices listed 
above.
Schematic capture can be accomplished with any tool that will produce an 
EDIF netlist for the Spartan or XC4000 series devices.


> Evtl. weisst Du wie das gehen soll ? Ich sehe da immer nur die
> Möglichkeit "EDIF" einzustellen.
>

ja, das ist so, auch wenn du trickst und webise 4.2 installierst und die 
libs von ISE classic da rein kopierst, wirst du zwar deine designs für 
alle anderen devices machen können im vollen umfang, für SpartanXL wird 
denoch nur EDIF drin sein.

> Und letzte Frage: was ist "minila" ?

minila ist ein logic analyzer, war nur beispiel wofür 400 makrozellen 
gut genug sind.


>Evtl. gibt es ja auch 3rd - Party Software die diese Typen unterstützt
>(für lau wenn möglich) ?

naja, internet ist dein freund, an sonsten wird schwer. Evt. kannst du 
von jemanden alte software + lizenz abkaufen.
Ich selber benutze Mentor Graphics FPGA Advantage 7, das + classic sind 
was ich brauche um für SpartanXL design zu generieren.

Danke nochmals,

ich werde mich diesbezüglich umsehen.

mit freundlichen Grüßen,
THaala