Hallo zusammen, ich habe eine Schaltungstechnisches Problem: Von einer externen Taktquelle (immer 96 kHz) kommt ein Takt der geringfügig jittert und kein exaktes Dutycycle von 50:50 aufweist. Ich benötige aber einen möglichst jitterfreien Takt mit einem exakten Dutycycle von 50:50. Der Dutycycle darf maximal um 0,25% (enspricht ca. 25ns) abweichen. Hat jemand eine Idee, wie ich das mit möglichst geringem Schaltungsaufwand lösen kann? Programmierbare Logik (FPGA) steht nicht zur Verfügung. Von einem µC kann aber problemlos ein "fast" beliebiger Takt erzeugt werden, wenn das zur Lösung dieses Problems helfen sollte. Danke schon mal. Matthias
Gast
#1455772
Lass mich raten, Audioanwendung?
roffez schrieb:
> Lass mich raten, Audioanwendung?
Nein, falsch geraten, aber ein Audio-ADC. Es müssen eben mehrere Geräte
exakt synchronisiert werden.
Flipflop mit sinkendem / steigendem Clock Schalten lassen -> 48kHz FlipFlop mit sinkendem und steigendem Clock -> 96kHz
Yago Shep schrieb: > Flipflop mit sinkendem / steigendem Clock Schalten lassen -> 48kHz > FlipFlop mit sinkendem und steigendem Clock -> 96kHz Wie soll das gehen? Die Frequenzverdopplung mit einem zweiten FF kann nicht gehen. Mit sinkender und steigender Flanke bleibt der Takt maximal gleich. Abgesehen davon bleibt dann immer noch der Jitter am ersten FF von steigender zu steigender Flanke.
Stimmt sorry, habe nen Denkfehler gemacht. Aber der Jitter sollte eigentlich weg sein, solange die Grundfrequenz stimmt und nur der Duty Cicle falsch ist, jedoch halt mit halber Frequenz. Ausserdem 25ns sind doch recht kurz, reicht da noch ein Quarz? Edit: z.B. der von Farnell http://de.farnell.com/iqd-frequency-products/lf-a133a/quarzoszillator-6-144000mhz/dp/9712330?Ntt=9712330 und dann noch durch 6 teilen. Ka ob der dann noch genau genug ist...
Aber der Tipp mit Audio war schon nicht schlecht. Such mal nach reclocking-Schaltungen aus dem High-End-Audio Bereich. Da wird typischerweise eine PLL mit VCXO verwendet. Gruß Fabian
Yago Shep schrieb:
> Ausserdem 25ns sind doch recht kurz, reicht da noch ein Quarz?
Der Quarz ist nicht das Problem. Mit einem entsprechenden Teiler bekommt
man den Dutycycle und den Jitter problemlos hin. Das Problem besteht
aber darin, dass jeder Quarz zueinander nicht exakt die gleiche Frequenz
hat, sondern geringfügig abweicht. So laufen die Takte dann auseinander.
Aber das genau darf nicht sein. Deshalb muss der Takt, welcher von einem
anderen Gerät kommt, auch wieder aufbereitet werden. Das beinhaltet die
Phasenlage, was nicht das Problem ist, den Jitter an jeder Flanke und
den Dutycycle.
Fabian B. schrieb: > Such mal nach reclocking-Schaltungen aus dem High-End-Audio Bereich. Da > wird typischerweise eine PLL mit VCXO verwendet. @ Fabian, habe ich versucht, bin aber nicht fündig geworden. Kannst Du mir da einen Tip geben?
Gast
#1456008
Hi! HCT4046 eventuell?? Viel Erfolg, Uwe
Einen PLL auf das 96kHz-Signal synchronisieren; Mutliplikationsfaktor 2 (d.h. der VCO im PLL erzeugt 192 kHz, das wird durch 2 dividiert und der Charge Pump zugefuehrt). Das durch 2 geteilte Signal hat dann automatisch einen sauberen 50%-Duty Cycle (ausser Du verwendest Logikgatter mit start asymmetrischen Anstiegs/Abfallzeiten, aber 25ns Asymmetrie sollte a.B. bei 74HC-Bauteilen niemals auftreten). Wenn Du den Loop-Filter (Tiefpass) des PLL entsprechend niederfrequent ausfuehrst, filtert der PLL allen hoeherfrequenten Jitter des Einganssignals weg, was Dein zweites Problem loest.