Hm...
mal ein vereinfachtes beispiel, ich hab als eingagn 4 bit signal und
länge vom DPRAM 16 ... über coregenerator implementiere ich mir
1 | COMPONENT TESTRAM
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2 | port (
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3 | clka: IN std_logic;
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4 | wea: IN std_logic_VECTOR(0 downto 0);
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5 | addra: IN std_logic_VECTOR(3 downto 0);
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6 | dina: IN std_logic_VECTOR(3 downto 0);
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7 | clkb: IN std_logic;
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8 | rstb: IN std_logic;
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9 | addrb: IN std_logic_VECTOR(3 downto 0);
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10 | doutb: OUT std_logic_VECTOR(3 downto 0));
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und über PORTMAP HAB ich dann die einzelnen signale zugewiesen..
1 | DP1 : TESTRAM
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2 |
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3 | Port Map ( clka => clk_2,
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4 | wea => "1",
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5 | addra => ADD1,
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6 | dina => SAVEY,
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7 | clkb =>clk_2,
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8 | rstb => MASTERRESET,
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9 | addrb =>ADD2,
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10 | doutb => AUSGANG);
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Ich denke jetzt müsste ich über addra und addrb diese logik
implementieren
z.B hab ich folgendes probiert
1 | ADD_TAKT:process (clk_A,reset)
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2 | begin
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3 |
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4 | if clk_A = '1' and clk_A'event then
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5 | if reset = '1' then
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6 | ADDA1 <= "0000";
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7 | ADDA2 <= ADDA1 -1;
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8 | cnt <= 0;
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9 | elsif (cnt= 16) then
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10 | cnt<=0;
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11 | ADDA1 <= "0000";
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12 |
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13 | else
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14 | ADDA1 <= ADDA1 +1;
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15 |
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16 | cnt<=cnt+1;
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17 | end if;
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18 |
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19 | end if;
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20 |
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21 | end process ADD_TAKT;
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22 |
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23 | ADDA <= ADDA1;
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24 | ADDB <= ADDA1;
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Als clk verwende ich ein 1 Hz takt, somit müsste ja das signal nach 8
takten am ausgang erscheinen, was es auch tut, nur geht es dann wieder
aus, und dann wieder nach paar takten an, und dann bleibt es auch
dauerhaft an....
Wieso
Gruss
