Hallo, was stellt die effizienteste Methode dar, führende Nullen zu zählen? Shiften und warten, bis eine eins rausfällt, hat immernoch lineare Komplexität. Gibt es etwas schnelleres?
Gast
#1606323
Paul W. schrieb: > ... effizienteste ... > ... schnelleres? hm, entweder oder... Wieviele Bits und was fuer eine Geschwindigkeit sollen's denn sein?
@ Paul W. (dantor)
>Komplexität. Gibt es etwas schnelleres?
Ein direkter, paralleler Dekoder.
MfG
Falk
Gast
#1606613
Falk Brunner schrieb: > Ein direkter, paralleler Dekoder. Ebend, in Verilog schoen zu loesen mit 'casex'. Die Frage war dann nur, alles parallel in einem cycle oder z.B. auf 8/16/32/... Bit Grenze pipelined...
> was stellt die effizienteste Methode dar, führende Nullen zu zählen? Ich habe da mal was für VHDL untersucht, evtl. bringt dir das was: http://www.lothar-miller.de/s9y/archives/55-Finde-das-MSB.html
Gast
#1607469
Hier noch eine Variante die auf Durchlaufzeiten optimiert ist durch vollständige ausnutzung von 4er luts (kann man natürlich auch für 6er oder 7er machen) ergibt auf s3e-5 : Number of 4 input LUTs: 62 out of 9,312 1% Number of occupied Slices: 33 out of 4,656 1% Maximum combinational path delay: 8.842ns könnte also sogar mit 100mhz machbar sein selbst bei älterem/low cost FPGA. für verilog und parametrisierbarkeit habe ich grad keinen nerv.