aus langsamen clock schnelles clock generieren

Üblicherweise macht man sowas mit einer PLL, aber ich glaube nicht, dass 
du in deinem CPLD davon eine hast. FPGAs bieten sowas allerdings an.
Du könntest evtl den Takt durch einen fiesen Trick verdoppeln, indem du 
mit der steigenden und fallenden Flanke arbeitest, aber das gibt ein 
"hässliches" Design.
Kurzum: Meiner Meinung nach gibt es da keine "saubere" Lösung.

Dankeschön !

d.h. das klügste wäre es einen oszillator zu verwenden und über diesen 
die notwendige taktfrequenz zu generieren oder ?

mfg