hallo zusammen,
in vhd-code hab ich so ein entity:
1 | library work;
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2 | use work.global_package.all;
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3 |
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4 | entity registerfile is
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5 | Port ( d : inout STD_LOGIC_VECTOR (15 downto 0);
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6 | reg_0x1000 : out reg32x16; --- 32*16
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7 | clk : in STD_LOGIC;
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8 | rd : in STD_LOGIC;
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9 | wr : in STD_LOGIC;
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10 | cs : in STD_LOGIC;
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11 | adr: in STD_LOGIC_VECTOR (5 downto 1)
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12 | );
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13 | end registerfile ;
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in global_package steht die type-definition:
1 | type reg16 is array (natural range <>) of std_logic_vector (15 downto 0);
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2 | subtype reg32x16 is reg16 (0 to 31);
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wenn ich dies entity nach symbol in ise transformieren lasse, dann sehe
ich die outputs "reg_0x1000" als ob sie ein vector von (31 downto 0)
wäre !? siehe bitte anhang.
meine frage ist: wie kann man einzelen vektor oder bits in einem Vektor
in schematic zugreifen?
(also z.b. in vhdl : reg_0x1000(0) : ist 1. vektor 16bit
reg_0x1000(0)(3 downto 0) : ist 4 bits von 1.
vektor 16bit)
.....
vielen dank für ihre antwort^^
lg