inkrementieren eines std_logic_vectors

Hochpass Gast #1676493
Lesenswert?
• ▲
▼ 
Hi,

irgenwas haut nicht hin. Gibt es eine Abkürzung das so enfach wie 
möglich zu machen?
Randbedingungen:

USE ieee.NUMERIC_STD.all;

SIGNAL frame_err_0_reg : std_logic_vector( 15 DOWNTO 0 );
frame_err_0_reg<=std_logic_vector(TO_UNSIGNED(to_integer(unsigned(frame_ 
err_0_reg))+  1));


Ich birings gerade nicht zusammen. :-/
Und warum ist das nicht in NUMERIC_STD mit drin, dass direkt zu machen?

Danke

Gruß Hochpass
Antwort Zitieren Bearbeiten Thread verschieben Thread sperren Anmeldepflicht aktivieren Anpinnen Thread löschen Thread mit anderem zusammenführen Beitrag melden
Andreas Gast #1676533
Lesenswert?
• ▲
▼ 
Hallo Hochpass,

mal abgesehen von der Tatsache dass Du dein Problem selbst geloest hast:

>Und warum ist das nicht in NUMERIC_STD mit drin, dass direkt zu machen?

lautet die Antwort: Weil ein std_logic_vector per se keine Zahl 
darstellt.
Du kannst den Vector zwar als Zahl interpretieren, musst dem 
Synthesetool jedoch mitteilen wie Du diese Zahl interpretiert haben 
moechtest (Signed oder unsigned).

Im alternativen arith-Paket muss dies durch ein zus. Paket 
(signed/unsigned) gemacht werden...

Gruss

Andreas
Antwort Zitieren Bearbeiten Löschen Beitrag melden
Thread beobachten

Antwort schreiben

Bitte melde dich an, um einen Beitrag zu schreiben.

Bestehender Account

oder

Mit Google-Account einloggen

Noch kein Account?

Die Registrierung ist kostenlos und dauert nur eine Minute.

Jetzt registrieren