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Forum: FPGA, VHDL & Co. Trafic-Lights-Controller, Clk Problem


Autor: Michael Schröderhofer (Firma: TGM) (funny_boy)
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Hi alle.

Ich habe bischen Problem mit VHDL-Code ( umgenau zu sein Clk)

Ich habe eine Ampelsteuerung programmiert.

Zuerst mal habe ich es auf Modelsim programmiert und auf Testbench 
umgeschrieben und simuliert. es funktioniert.

Nun habe ich es auf ISE 12.1 Darauf gekopiert. Da funktioniert auch 
alles ( Translate,Map usw. sind alle in grünne bereich keine systax 
fehler).

danach habe ich es auf Spartan 3E XC3S500E gespielt. Die LEDs, die in 
ersten Zustand stehen, leuchten auf. eigentlich soll es nach 20sekunden 
ändern. Tut sich aber nichts.

Ich denke, es ist ein Problem mit Clock...

Clock ist in jeder komponent eingebaut. Clk ist auch als Eingang 
definiert.

Muss ich extern ein clock-Signal eingeben ?

Das machst shcon eine clock-signal oder ? :

Timing: process (Clk)

begin
   if(Clk'event and Clk='1') then
....

end;

Autor: Dr.Schmock (Gast)
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in die UCF muss noch die Clock.

das müsste in etwa so aussehen:

NET "SYSTEM_CLOCK" LOC = "AJ15";
NET "SYSTEM_CLOCK" IOSTANDARD = LVCMOS25;
NET "SYSTEM_CLOCK" TNM_NET = "SYSTEM_CLOCK";
TIMESPEC "TS_SYSTEM_CLOCK" = PERIOD "SYSTEM_CLOCK" 10 ns HIGH 50 %;

(Beispiel von einem Xilinx Virtex2P)

Autor: Michael Schröderhofer (Firma: TGM) (funny_boy)
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asoo xD

Ich habe gewusst, dass irgend was mit clock nicht funktioniert.

Und ich habe jetzt getestet. es funktioniert. ^^


vielen dank =)

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