Gast
#1775617
Hallo, wir versuchen gerade, unsere VHDL projekte im FPGA irgendwie identifizierbar zu machen, und die einfachste Idee, um verschiedene Versionen zu unterscheiden scheint uns, den Zeitpunkt des Builds irgendwie im FPGA abzulegen. Nun such ich krampfhaft nach einer Moeglichkeit, wie ich Quartus beibiegen kann die Uhrzeit automatisch auszulesen und irgendwie in den Fit einzubinden. Hat das schon mal jemand hinbekommen? vielen Dank schonmal fuer Antworten/Hilfe. MfG, Matthias