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PLL bei Altera FPGA
Gast
#1784404
Hallo, wie ist denn das bei einem Stratix III FPGA mit der PLL. kann die auf beliebige Ausgänge geschaltet werden oder sind dafür die CLCKOUT_p CLCKOUT_n gedacht? Die Pll will ich nutzen um einen AD-Wandler zu betreiben, allerdings habe ich auch gelesen, dass es wegen dem Jitter mit einem FlipFlop besser ist? Meine CLK hat 50MHz, der AD-Wandler will 60MHz aber ich denke 50 reichen auch aus?
Gast
#1784441
Wieso heißen die Pins wohl CLCKOUT_p/n? Ist doch logisch -- für PLL-Ausgänge! Grüße, Kest
Gast
#1784492
danke, hatte ich mir ja gedacht, war nur nicht sicher ob da die quarz-clock direkt rauskommt oder ob die für die pll sind
Gast
#1784539
Nachtrag: Sorry, ich habe übersehen, dass Du nur 50/60 MHz hast. Deine 50-60 MHz kannst Du auch an jedem x-belibigen Pin ausgeben. Die Software wird schon dafür sorgen, dass die Ausgänge der PLL dahin verlegt werden. Aber Du bekommst dann eine Warnung vom Quartus. Über die CLKOUT ist aber auf jeden Fall besser. Grüße, Kest Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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