Komisches Verhalten bei einer If-Abfrage

[Andre (Gast)]

Hallo an die VHDL-Freunde,

ich arbeite mich gerade in VHDL ein und bin an einer Stelle die ich mir 
nicht erklären kann.

Ich habe einen getakteten Prozess, in dem ich zwei Werte vergleiche und 
an den Ausgang video_on ausgebe.

process(clock, reset, h_video_on, v_video_on)
  begin
 if reset = '1' then
     video_on <= '0';
 elsif (clock'event and clock='1') then
  if (h_video_on = '1') and ( v_video_on = '1' ) then
    video_on <= '1';
  else
    video_on <= '0';
  end if;
end if;

end process;


h_video_on und v_video_on sind Werte die ich aus Zählern vorher bekomme.

Doch bei der Simulation mit Modelsim, passiert was komisches. (siehe 
Bild)
video_on bekommt in  jede Takt Unknown (X) (unltige Zuweisung).
Wie kann ich dieses Problem beheben?

Danke im Voraus.

[Anguel S. (anguel)]

Nimm mal h_video_on und v_video_on aus der Sensitivity-Liste heraus:
process(clock, reset, h_video_on, v_video_on)
wird dann
process(clock, reset)

Die beiden Signale sollen nämlich nur dann ausgewertet werden, wenn das 
clock Signal sich ändert. Der Prozess darf nicht auf Änderung von 
h_video_on und v_video_on neu ausgewertet werden.

Grüße,
Anguel

[Andre (Gast)]

Danke Anguel für die schnell Antwort,

ich hab die Sensitivitätsliste geändert, aber es hat sich nichts am 
Ergebnis geändert.

[user (Gast)]

Modelsim ist manchmal komisch,

hast du mal den work-Ordner gelöscht und danach die vhdl-files neu 
kompiliert?

[Andre (Gast)]

Ja, den Work-Ordner hab ich auch gelöscht, auch ohne Erfolg.

[dito (Gast)]

Schreibst du anderer Stelle auch auf das Signal "video_on"?

[Anguel S. (anguel)]

Genau, Du postest nur einen Teil deines Codes. Man weiß leider nicht, 
wie die Signale deklariert sind und was außerhalb des Prozesses 
passiert.

dito schrieb:
> Schreibst du anderer Stelle auch auf das Signal "video_on"?

[Andre (Gast)]

Hallo dito,
du hast recht, ich hatte, das video_on Signal, in einen anderen 
Reset-Fall.

Und daran schien es gelegen zu haben.

Danke für die schnellen Antworten.

Gruss
Andre

[Rick Dangerus (Gast)]

Auch wenn es etwas Mühe macht den Datentyp std_ulogic bzw. 
std_ulogic_vector zu verwenden: Aber da hätte der Compiler schon 
gemeckert.

Rick

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Aber keine Sorge, auch die Synthese wird bei std_logic sowas als 
"multiple source" anmeckern...