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Forum: FPGA, VHDL & Co. Unterschied zwischen CPLD simulation und Messung


Autor: Tilman (Gast)
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Hallo

ich möchte ein Interface bauen, dass auf der einen Seite Modpack und auf 
der anderen Seite einen SJA1000 CAN-Controller verbindet.

MODPACK arbeitet mit 6 Steuer-Leitungen (bzw. 8 Leitung für Interrupt)
RW (Write=0)
DSL (Low-Aktiv: gültige Daten auf dem Datenbus, wenn low)
AS (Low-Aktiv: gültige Daten auf dem Addressbus, wenn low)
CS (Low-Aktiv: Chip-Select)
DTACK (Low-Aktiv; Bestätigung von Slave zum Host, dass Daten vom 
Adressbus gelesen, oder auf den Datenbus geschrieben wurden)
RESET (Low-Aktiv)

Daraus werden dann Steuersignale für den SJA1000 generiert. Mit SJA_AS=1 
werden gültige Daten auf den gemeinsamen Daten- und Addressbus 
angezeigt. Mit SJA_CS=0 und SJA_E=1 werden gültige Daten angezeigt. 
MOD_OE_I und SJA_OE_I sind interne Steuersignal zur Freigabe der 
bidirektionalen Buffer (face.pdf zeigt den Kontekt)


Ich habe die angehängte Logik als modpackcontrol3 angehängt. Die 
Simulation (ALDEC) findet sich ReadAccessSim.jpg. Ich habe dann auf 
einen M5A4 geflasht und mittels eines LogicAnalyzer (SampleTime 10 ns) 
gemessen.
Die Messung habe ich als ReadAccessMes.jpg angehängt.

Es fallen Unterschiede zwischen Messung und Simulation auf. Ich frage 
mich, ob das Messfehler sind, oder auf Gatterlaufzeiten zurückzuführen 
ist ?

Danke

Tilman

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Es fallen Unterschiede zwischen Messung und Simulation auf. Ich frage
> mich, ob das Messfehler sind,
In erster Linie ja.
> (SampleTime 10 ns)
Denn die Abtastfrequenz dürfte einfach zu niedrig sein, um z.B. 
Unterschiede in den Gatterlaufzeiten von 1 ns darzustellen. So werden 
aus z.B. 1 ns gleich 10 ns... :-/

> oder auf Gatterlaufzeiten zurückzuführen ist ?
Ja, das ist die eigentliche Ursache.

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