Frage zu Simulation und Testbench

Component Divider (erzeugt im Core Generator von Xilinx) gibt bei einer 
Eingangsfrequenz von 10 MHz einmal 1 MHz und einmal 10 MHz aus.

Hab den Fehler gefunden, ich hatte im IP Core auf Single ended cap. pin 
gestellt. Als ich auf global buffer umgeschaltet habe gings. Liegt dies 
daran da ich ja mein Clock Signal weiterverwenden will und es deshlab 
buffern muss?