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Pinzuweisung beim BUS in VHDL
Gast
#1863677
Hallo, ich bin noch recht ein VHDL-Anfänger und habe folgendes Problem. Ich habe einen Datenbus mit z.B. 8 Bit breite. Nun möchte ich diesen im Constraints-File den richtigen Pins zuordnen. Dies get dann z.B. so: NET DATA_OUT LOC=A1 Wie mache ich dies jedoch bei einem 8Bit breiten Bus? Die Netznamen sind der Signalname, dann ein Unterstrich und die Bitnummer: > DATA_OUT : out std_logic_vector(7 downto 0) > NET DATA_OUT_0 LOC=A1 > NET DATA_OUT_1 LOC=A2 > NET DATA_OUT_2 LOC=A3 ... > NET DATA_OUT_7 LOC=A7
Gast
#1863706
Danke ich werde es mal ausprobieren. Jan M. schrieb: > Die Netznamen sind der Signalname, dann ein Unterstrich und die > Bitnummer: Das hängt vom VHDL-Compiler ab, bei mir z.B. ist sind es spitze Klammern <1>. Bei Xilinx kann man es bei den Syntheseoptionen oder bei den Projektoptionen einstellen. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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