varibaler Shift VHDL

Guten Abend,

wie realisiere ich einen varibalen Shift in VHDL? In Abhängigkeit von d, 
soll an regA d-mal eine Null angehängt werden:

1

if rising_edge(Clk) then

2

   if Load_a = '1' then

3

      regA <= A;

4

   elsif En = '1' then

5

      regA <= regA(n-1-d downto 0) & (others => '0');

6

   else

7

      regA <= regA;

8

   end if;

9

end if;

So funktioniert es nicht. Wie kann ich das anders realisieren?

Danke im Voraus

Michi