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Forum: FPGA, VHDL & Co. Selbstdefinierte Typen als Port einer Entity möglich?


Autor: noips (Gast)
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Hallo an euch alle,

gibt es eine Möglichkeit, als Port einer Entity einen selbst definierten 
Typ zu verwenden, so wie hier:
entity conv is
    Port ( din : in  STD_LOGIC_VECTOR (19 downto 0);
           dout : out array (0 to 4) of STD_LOGIC_VECTOR (7 downto 0));
end conv;

architecture test of conv is
-- ...
-- ...
end test;

Ich habe es so versucht aber es wird nicht kompiliert, die Syntax stimmt 
nicht. Kann man es irgend wie anders?

Danke für die Antworten!

Autor: berndl (Gast)
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du musst einen TYPE in einem package definieren, dann kannst du diesen 
TYPE direkt in der Entity verwenden

Autor: noips (Gast)
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Also Stichwort "Package". Vielen Dank! Schau ich mir an!

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