Ich möchte gerne den "High-Speed DES and Triple DES Encryptor/Decryptor" Core von Xilinx verwenden. Bin dabei aber dadrauf gestossen, das dieser Core fehlerhaft ist. Es ist ein Fully Pipelined Design und eigentlich soll man bei jedem Taktcyclus den DesKey und die Input-Daten ändern können. In der Simulation funktioniert das leider nicht. Da mein Wissen über Pipelined Design sehr beschränkt ist, weiß ich nicht wie ich die beiden Bugs da raus bekommen soll. Wieso 2 Bugs ? In dem Dokument IEEE Transactions On Computers. VOL 52. No. 4 from April 2003 "Efficient Uses of FPGAs for Implementations of DES and Its Experimental Linear Cryptanalysis" wird beschrieben was in diesem Core falsch ist. Kann mir dabei jemand helfen ? Oder hat vielleicht das Problem schon mal gefixt ?
Gast
#2026318
Ich kann dir noch drei weitere XAPP nennen, die noch nie funktionniert haben: 391, 1112 und 1122. Bei Nachfragen zu XAPP391 hat mir Xi erklärt, dass Frau Jenkins nicht mehr in der Firma ist und deshalb niemand weiß, wie es richtig sein muss. Viel Spaß.
Hehe, mit den haarsträubenden 8B/10B Sachen hatten wir uns auch mal beschäftigt. Sinnlos. Ähnlich "interessant" ist die XAPP mit den 622MBit/s Datenstrom am Spartan 3.
Nach vielen Stunden Fehlersuche hab ich das Ding zum laufen gebracht. :) Falls jemand mal die XAPP 270 in funktionierend braucht, kann er sich gerne bei mir melden.
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