Zeit messen in Testbench

jan Gast #2177018
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Hallo,

ich habe mich gerade gefragt, ob es möglich ist in einer Testbench die 
Zeit zwischen zwei Events (z.B. mittels signal'ACTIVE) zu messen. Ich 
habe ein UART-Modul und würde gerne automatisiert testen, ob und wie 
genau die gewünschte Baudrate eingehalten wird. Da ich bisher nichts 
dadrüber gefunden hab, versuch ich es mal hier :-)
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Duke Scarring Gast #2177192
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Ich verwende dafür das folgende Konstrukt:
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  time_check_data_setup: process

2
      variable change: time;

3
  begin

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     wait until data'event;

5
     change := now;

6
     wait until falling_edge(enable);

7
   

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     assert (now - change) >= t_ah_c

9
        report "Data setup time to short"

10
        severity error;

11
  end process;


Duke
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #2177201
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Die aktuelle Simulationszeit ist im Wert NOW abgelegt.

Du kannst also einfach z.B. bei einer Flanke des Signals bei einer 
Flanke auf dem Signal S den Zeitwert S'last_event von NOW abziehen. 
Oder auch irgendwas mit dem S'active rumtricksen...

Eine Anwendung von NOW findest du dort im 
Beitrag "Re: [VHDL] Daten von ADC in BRAM speichern"

EDIT: Pech, Zweiter. Das kommt davon, wenn man das Fenster zu lange 
offen lässt... ;-)
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jan Gast #2177315
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So hab ich es jetzt übrings eingebaut:

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  process

2
    variable change: time;

3
  begin

4
    wait until rising_edge(enableTimeCheck0);

5
    wait until uart0_tx'transaction = '1' or uart0_tx'transaction = '0';

6
    change := now;

7
    wait until uart0_tx'transaction = '1' or uart0_tx'transaction = '0';

8
    timeDiff0 <= now - change;

9
    wait;

10
  end process;


Den Wert timeDiff0 prüfe ich dann später auf Abweichungen von dem 
erwarteten Wert.
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