Hallo, ich bin heute auf folgende VHDL-Bibliothek gestoßen: http://bear.ces.cwru.edu/VHDL/index.html Die Idee ist, häufig benutzte C Funktionen in VHDL nachzubilden, z.B. Text- und File I/O-Funktionen. Ich möchte diese Funktionen gerne benutzen um mir das Testbench-Design zu vereinfachen. Hat jemand von euch schon praktische Erfahrung mit dieser Biblithek gemacht? Kann/darf man die für kommerzielle Produkte einsetzen? Gruß, Jörg
Wozu das? Kannst sie eh nicht con C aus ansprechen und von einem Softcore aus geht das einfacher. Quark.
Noch nicht probiert. Wahrscheinlich ist es einfacher und effizienter, für diesen Teil der Simulation Verilog einzusetzen, falls mixed language möglich ist. Dort sind alle wichtigen Funktionen der stdio.h als Systemtasks abgebildet. Ralf K. schrieb: > Wozu das? Kannst sie eh nicht con C aus ansprechen und von einem > Softcore aus geht das einfacher. Quark. Ich fürchte, Du hast die Frage nicht ganz verstanden. Die Funktionen sollen während der Simulation z.B. den Zugriff auf Testdatensätze vereinfachen, so dass man sich nicht mit std.textio herumärgern muss. Das hat mit einem Softcore absolut nichts zu tun. Gruß Marcus
Jörg schrieb: > Ich möchte diese Funktionen gerne > benutzen um mir das Testbench-Design zu vereinfachen. Einfacher wird Deine Testbench dadurch nicht. Ich bin inzwischen dazu übergegangen, die "Intelligenz" aus der Testbench rauszunehmen und dafür in einer Hochspache zu machen (z.B. python). Da ist das Hantieren mit Zeichenketten schneller und flexibler als in VHDL. > Hat jemand von euch schon praktische Erfahrung mit dieser Biblithek > gemacht? Ja. Ein paar Funktionen waren noch nicht ganz perfekt, aber im Großen und Ganzen eine brauchbare Bibliothek. > Kann/darf man die für kommerzielle Produkte einsetzen? Das weiß ich nicht. Duke
Jörg schrieb: > Kann/darf man die für kommerzielle Produkte einsetzen? Das sagt bereits die Überschrift: "Public Domain VHDL packages" -- Marcus
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